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一种微处理器锁机制的指令级校验方法

发明专利有效专利
  • 申请号:
    CN201910858612.7
  • IPC分类号:G06F11/263;G06F11/273
  • 申请日期:
    2019-09-11
  • 申请人:
    上海高性能集成电路设计中心
著录项信息
专利名称一种微处理器锁机制的指令级校验方法
申请号CN201910858612.7申请日期2019-09-11
法律状态实质审查申报国家中国
公开/公告日2020-01-07公开/公告号CN110659172A
优先权暂无优先权号暂无
主分类号G06F11/263IPC分类号G;0;6;F;1;1;/;2;6;3;;;G;0;6;F;1;1;/;2;7;3查看分类表>
申请人上海高性能集成电路设计中心申请人地址
上海市浦东新区张江高科园区毕升路399号 变更 专利地址、主体等相关变化,请及时变更,防止失效
权利人上海高性能集成电路设计中心当前权利人上海高性能集成电路设计中心
发明人胡向东;喻文星;李岱峰;覃广桂;胡云鹤
代理机构上海泰能知识产权代理事务所代理人宋缨;钱文斌
摘要
本发明涉及一种微处理器锁机制的指令级校验方法,包括以下步骤:在参考模型中对锁机制进行完整建模,得到锁机制模型;为所述参考模型的每个核心单独设置一套锁同步模块,所述锁同步模块用于保存与锁相关的数据;在测试平台中,为待测设计的每个核心设置一套锁监测状态机,所述锁监测状态机用于抓取可信的与锁相关的数据,并将所述可信的与锁相关的数据实时同步给所述参考模型中的锁同步模块;所述参考模型在运行包含锁测试的激励时,在自身锁机制模型和锁同步模块的共同作用下,得出每一条指令的执行结果,并将所述执行结果与所述待测设计的结果进行对比分析,完成校验。本发明能够提高验证速度和验证效果。

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