一种基于FPGA的并行卷积神经网络加速器及加速方法

发明专利有效专利

申请号：
CN201910722954.6
IPC分类号：G06N3/04;G06N3/063
申请日期：
2019-08-06
申请人：
天津大学

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法律信息

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著录项信息

专利名称	一种基于FPGA的并行卷积神经网络加速器及加速方法
申请号	CN201910722954.6	申请日期	2019-08-06
法律状态	实质审查	申报国家	中国
公开/公告日	2019-12-20	公开/公告号	CN110598844A
优先权	暂无	优先权号	暂无
主分类号	G06N3/04 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06N 基于特定计算模型的计算机系统〔7〕 G06N3/00 基于生物学模型的计算机系统（仿真生物的功能方面的模拟计算机入G06G 7/60）〔7〕 G06N3/02 采用神经网络模型（用于自适应控制的入G05B 13/00；用于图像模式匹配的入G06K 9/00；用于图像数据处理的入G06T 1/40；用于语音模式匹配的入G10L 15/16）〔7〕 G06N3/04 体系结构，例如，互连拓扑〔7〕	IPC分类号	G;0;6;N;3;/;0;4;;;G;0;6;N;3;/;0;6;3查看分类表>
申请人	天津大学	申请人地址	天津市南开区卫津路92号变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	天津大学	当前权利人	天津大学
发明人	刘强;徐欣
代理机构	天津市北洋有限责任专利代理事务所	代理人	张金亭

摘要

本发明公开了一种基于FPGA的并行卷积神经网络加速器，包括：FPGA模块和数据预处理模块，所述FPGA模块内设有对输入数据进行卷积神经网络运算的卷积核；所述数据预处理模块内设有对输入数据进行行对齐转换的线性储存器；所述数据预处理模块根据输入图像尺寸及所述卷积核的大小，对图像数据进行数据对齐预处理，生成卷积矩阵，并行输入到所述FPGA模块的卷积核中。本发明还提供一种基于FPGA的并行卷积神经网络加速方法。本发明基于FPGA实现卷积神经网络加速，提高架构设计的通用性，适应多种输入图像尺寸，采用了数据对齐并行处理的方法实现数据层面的并行处理与传输，实现多卷积核并行计算。

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