估计电路延迟的方法和设备

1.一种估计电路延迟的方法，所述方法包括：
接收对应于电路的装置参数；
确定所述电路中的每个级的电作用；
确定初始级的输入处的有效扇出；
基于所述初始级的输出处的电作用来确定门延迟；以及
基于所述初始级和至少一个随后级的电作用来确定门信号过渡时间。
2.根据权利要求1所述的方法，其进一步包括：
确定到达下一级的有效扇出；
确定对应于所述下一级的电作用；以及
基于所述有效扇出和对应于所述下一级的所述电作用来确定所述下一级的传播延迟。
3.根据权利要求1所述的方法，其进一步包括确定门过渡时间作为每个级的电作用的函数。
4.根据权利要求1所述的方法，其进一步包括确定门延迟作为每个级的电作用的函数。
5.根据权利要求1所述的方法，其进一步包括：
确定至少一个随后级的延迟估计值；以及
通过对每个个别级的所述延迟估计值求和来确定总计电路延迟。
6.根据权利要求1所述的方法，其中确定所述电路中的每个级的所述电作用包括确定所述电路的邻近级的门拓扑的比率。
7.根据权利要求1所述的方法，其中确定所述电路中的每个级的所述电作用包括确定耦合邻近级的互连的互连电路模型。
8.根据权利要求7所述的方法，其中所述互连电路模型包括π模型。
9.一种估计电路延迟的方法，所述方法包括：
基于门和耦合到所述门的至少一个额外门的电作用来确定门延迟；以及
基于所述门和耦合到所述门的至少一个额外门的所述电作用来确定信号过渡时间。
10.根据权利要求9所述的方法，其进一步包括对所述门延迟与所述信号过渡时间求和。
11.根据权利要求9所述的方法，其中所述电作用包括所述电路的邻近级的门拓扑的比率。
12.根据权利要求9所述的方法，其中所述电作用包括耦合邻近级的互连的互连电路模型的有效扇出。
13.一种经配置以估计电路延迟的设备，所述设备包括：
第一存储器，其经配置以存储装置参数；
第二存储器，其经配置以存储互连参数；
电作用模块，其耦合到所述第一和第二存储器，且经配置以确定所述电路中每个装置处的电作用；以及
信号过渡逻辑作用模块，其经配置以基于所述装置参数、互连参数和每个装置处的电作用来确定所述电路延迟。
14.根据权利要求13所述的设备，其进一步包括过渡时间模块，所述过渡时间模块耦合到所述第一和第二存储器以及所述电作用模块，且经配置以基于所述装置参数、互连参数和电作用来确定每个装置处的信号过渡时间。
15.根据权利要求13所述的设备，其进一步包括过渡时间模块，所述过渡时间模块耦合到所述第一和第二存储器以及所述电作用模块，且经配置以基于所述装置参数和所述电作用来确定每个装置的门延迟。
16.根据权利要求13所述的设备，其进一步包括输出装置，所述输出装置耦合到所述信号过渡逻辑作用模块，且经配置以输出至少一由所述信号过渡逻辑作用模块确定的总计电路延迟。
17.根据权利要求13所述的设备，其中所述电作用模块部分基于所述电路的邻近级的门拓扑的比率来确定所述电作用。
18.根据权利要求13所述的设备，其中所述电作用模块部分基于耦合所述电路的邻近级的互连的互连电路模型来确定所述电作用。
19.一种经配置以估计电路延迟的设备，所述设备包括：
用于存储对应于电路的装置参数的装置；
用于确定所述电路中的每个级的电作用的装置；
用于确定初始级的输入处的有效扇出的装置；
用于基于所述初始级的输出处的电作用来确定门延迟的装置；以及
用于基于所述初始级和至少一个随后级的电作用来确定门信号过渡时间的装置。
20.根据权利要求19所述的设备，其中所述用于存储装置参数的装置包括：
第一存储器，其用于存储电路装置参数；以及
第二存储器，其用于存储电路互连参数。
21.根据权利要求19所述的设备，其中所述用于确定电作用的装置经配置以基于所述级的所述输出处的扇出和互连电路模型来确定所述电路的每个级的电作用。
22.根据权利要求19所述的设备，其中所述用于确定所述门信号过渡时间的装置部分基于随后级与当前电路级之间的电作用的差异来确定所述当前电路级的所述信号过渡时间。
23.根据权利要求19所述的设备，其进一步包括：
用于确定到达下一级的有效扇出的装置；
用于确定对应于所述下一级的电作用的装置；以及
用于基于所述有效扇出和对应于所述下一级的所述电作用来确定所述下一级的传播延迟的装置。
24.根据权利要求19所述的设备，其进一步包括用于确定门过渡时间作为每个级的电作用的函数的装置。
25.根据权利要求19所述的设备，其进一步包括用于确定门延迟作为每个级的电作用的函数的装置。
26.根据权利要求19所述的设备，其进一步包括：
用于确定至少一个随后级的延迟估计值的装置；以及
用于通过对每个个别级的所述延迟估计值求和来确定总计电路延迟的装置。
27.根据权利要求19所述的设备，其中确定所述电路中的每个级的所述电作用包括用于确定所述电路的邻近级的门拓扑的比率的装置。
28.根据权利要求19所述的设备，其中确定所述电路中的每个级的所述电作用包括用于确定耦合邻近级的互连的互连电路模型的装置。
29.根据权利要求28所述的设备，其中所述互连电路模型包括π模型。

技术领域\n无\n背景技术\nI.引言\n由于如今的迅速按比例缩小使得电路尺寸进入纳米范围(亚100nm)且更小，所以在先前的技术中已经被认为相对来说可忽略的互连延迟效应的重要性变成VLSI设计所面临的严峻挑战之一，且因此有必要开发出新的设计方法来解决上述问题(半导体工业协会。国际半导体技术蓝图(The International Technology Roadmap for Semiconductors)。(2003版))。\n减小导体宽度导致互连电阻增加，而减小导体间距导致互连电容增加。当导体与其宽度相比变得相对较长时，例如边缘效应和线间耦合等三维效应变强。另一方面，当装置按比例缩小时，其操作速度或输出寄生效应可能改进，这将使得互连的寄生效应与驱动所述互连或由所述互连驱动的门的寄生效应相比相对较大。因此，虽然门延迟得到了改进，但门之间的互连延迟未得到改进或甚至更差。此外，VLSI技术的稳定发展实现了将亿万个装置集成到单个芯片中的新时代。然而，随着所述技术使装置大小按比例缩小，存在将更多功能性(或装置)放置在芯片上的趋势。因此，装置之间的互连量可能随着晶体管的数目的增长而急剧增长。互连的平均长度也可能增加，以便连接电路元件。通常，芯片面积受物理互连面积限制。互连尺寸尽可能多地按比例缩小，且使用更多金属层。因此互连的密度增加。\n互连与门之间的这种不平衡或相反缩放效应导致纳米级技术中最严重的问题之一。由于技术缩放的缘故，逻辑门中的延迟(也称为内在延迟)持续减小到微微秒范围内。然而，互连延迟(也称为外在延迟)没有随着工艺发展而以与晶体管或逻辑门相同的速率按比例缩小，因为减小的线几何导致互连的电阻和电容增加，且寄生延迟变大。因此，互连延迟已经成为总延迟的较大部分，且这种趋势看来会继续或在未来的技术发展阶段变得更加严重(半导体工业协会。国际半导体技术蓝图。(2003版)；Rabaey，J.M.，数字集成电路——设计透视(Digital Integrated Circuits，A Design Perspective)，普伦蒂斯-霍尔公司，新泽西州(Prentice Hall，Inc.，New Jersey)(1996))。\n大量的研究已经从理论观点提出了互连模型。艾尔莫延迟模型(Elmore delay model)(Elmore，W.C.J.，应用物理，19：55-63(1948))，或脉冲响应的第一动量，是各种VLSI电路设计阶段(尤其用于电阻和电容树型分析)广泛使用的互连延迟模型。其具有简单的解析函数和封闭形式。此外，了解延迟对电路参数的相依性非常有效。然而，已经观察到，其几乎总是相对于Hspice模拟而过度估计线延迟。此外，其不能解决延迟敏感性，因为其未能表现电阻屏蔽效应。为了补偿艾尔莫延迟的这些局限性，艾尔莫延迟模型的经缩放型式(Pileggi，L.，In Proc.Intl.Symp.on Physical Design，第28页到第33页(1998))引入缩放因数，但此时其可能低估了延迟的大部分。将曲线拟合技术应用于Hspice实验的拟合艾尔莫延迟模型(Ishaq，A.等人，IEEE Trans.Very Large Scale Integration(VLSI)Systems，12(7)：691-696(2004年7月))与原始艾尔莫延迟模型相比准确性要好得多，同时其继承了原始艾尔莫延迟模型的主要优点。然而，其仍然没有传达电阻屏蔽效应。因此，其可能计算出不准确的延迟以及对电路参数的延迟敏感性。这些经修改的艾尔莫延迟模型基本上考虑第一动量响应。这些模型已经运转良好很长时间以致于如今许多人都将其视为理所当然。\n从实践观点看另一障碍是早先设计阶段的模拟时间。几种晶体管级模拟器在市场上可购得。这些模拟器基本上遵循两个步骤来分析电路设计：(1)非线性目标电路模型的线性化，和用包含初始条件的已知信息来构造矩阵方程；(2)对所述矩阵方程求解。实际上，这都只关于基于晶体管的非线性特征而对作为非线性微分方程的KCL和KVL方程(∑Ik＝0和∑Vk＝0)求解。在每个时步，模拟器在操作点处建立小信号模型(即，线性化)。即使对于小电路模拟，也需要充分的数值代数来计算出解且因此计算电路的行为。代替于使用常规的直接法和迭代法，一些商用模拟器可采用例如查找表、事件驱动算法或多时步算法、分层模拟和并行计算等方法。使用这些方法来加速模拟时间，以及节省存储器。然而，这仍然是一个较长过程，且不用说，模拟时间随着目标电路的大小的增加而按指数规律增加。此外，考虑到电路设计的性质，迭代模拟在电路修改之后频繁发生，且因此在设计优化期间需要更多的分析时间。一种简单但高效的设计方法在减少开发时间方面将非常有用。\n发明内容\n本文描述用于估计沿逻辑信号路径的传播延迟的方法和设备。所述方法和设备说明多级逻辑门沿信号路径的行为、初始输入过渡时间、级间扇出以及不同的逻辑门类型。所述方法和设备将信号过渡特征转换成有效扇出，以提供门延迟对输入斜率和门逻辑拓扑的相依性的估计值。\n本发明的各方面包含一种估计电路延迟的方法，其包含：接收对应于电路的装置参数；确定所述电路中每个级的电作用(electrical effort)；确定初始级的输入处的有效扇出；部分基于所述初始级的输出处的电作用来确定门延迟；以及基于所述初始级和至少一个随后级的电作用来确定门信号过渡时间。\n本发明的各方面包含一种估计电路延迟的方法，其包含：基于门和耦合到所述门的至少一个额外门的电作用来确定门延迟；以及基于门和耦合到所述门的至少一个额外门的电作用来确定信号过渡时间。\n本发明的各方面包含一种经配置以估计电路延迟的设备。所述设备包含：第一存储器，其经配置以存储装置参数；第二存储器，其经配置以存储互连参数；电作用模块，其耦合到所述第一和第二存储器，且经配置以确定电路中每个装置处的电作用；以及信号过渡逻辑作用(Signal Transition Logical Effort，STLE)模块，其经配置以部分基于所述装置参数、互连参数和每个装置处的电作用来确定电路延迟。\n本发明的各方面包含一种经配置以估计电路延迟的设备。所述设备包含：用于存储对应于电路的装置参数的装置；用于确定所述电路中每个级的电作用的装置；用于确定初始级的输入处的有效扇出的装置；用于部分基于所述初始级的输出处的电作用来确定门延迟的装置；以及用于基于所述初始级和至少一个随后级的电作用来确定门信号过渡时间的装置。\n附图说明\n结合附图考虑，从下文陈述的详细描述内容中将更加了解本发明实施例的特征、目的和优势，附图中相同元件具有相同参考标号。\n图1是延迟估计设备的实施例的简化功能框图。\n图2是用于延迟估计的处理器平台的实施例的简化功能框图。\n图3是级联反相器链的实例的简化功能框图。\n图4a是规格化门延迟与标称门延迟的差异的简化图。\n图4b是基于标称电作用的斜率近似值的简化图。\n图5是驱动线的门的RC模型的实施例的简化功能框图。\n图6a到图6b是对应于升高的输入的中间和输出节点的简化图。\n图7是驱动经模型化的互连线的门的开关延迟模型的简化功能框图。\n图8是环形振荡器的实施例的简化图。\n图9是延迟估计方法的实施例的简化流程图。\n具体实施方式\n在实际VLSI设计中，线通常由驱动器驱动或驱动其它逻辑门，使得它们在过渡期间伴有某一斜率。纳米级IC设计中的互连延迟的一个重要问题是互连对门的输出处的波形形状的影响(Elmore，W.C.J.，应用物理，19：55-63(1948))。所述波形在过渡期间显著不同于直线，且包含与众不同的波形尾部，主要是由于增加的线寄生效应造成的。其进一步展示阶跃或线性斜坡函数不再好到足以表示信号过渡。\n先前互连模型的其它关键缺点是其准确性的不确定性，以及对其只作为线性函数响应延迟的估计值的限制。不可避免地，它们俘获互连延迟模型中的斜率(称为转换速率(slew rate)或简称为转换)相依性的机会很小。\n现代技术打破了波形可与简单的线性模型非常近似的假定，这主要是由于电路中互连延迟的重要性增加造成的。驱动器延迟(具体地说，非线性驱动器阻抗)和互连延迟是相互依赖的。因此，说明总延迟考虑中驱动级与互连之间的相互依赖性已经变得很重要。\n已经使用标准CMOS 90nm和65nm工艺以单个芯片研究了纳米技术中的互连延迟效应。本文描述用于确定延迟的一种经改进的方法和设备，其被称为互连作用或信号过渡逻辑作用(STLE)。已经实施四种类型的测试电路，以考虑布线电容和布线电阻对互连延迟的影响。\n硅和实验数据展示在90nm工艺中，互连对电路延迟的贡献比门对电路延迟的贡献大得多。互连作用的方法相对较简单但高效。所提出的方法已经与SPICE模拟匹配良好，误差小于±5％。最重要的是，互连作用延迟估计值可用作初始计算，以估计门驱动的线以及纯门链的电路延迟。\n本文所描述的方法和设备可应用于实际电路作为快速参考，尤其在纳米级设计中，其中对互连寄生效应的考虑在以严格的性能和面积要求确定最佳门大小或驱动能力的过程中是关键性的。这还提供对两个线以及不同晶体管的大小如何影响电路延迟的了解。\n图1是延迟估计设备100的实施例的简化功能框图。设备100可(例如)用于估计来自集成电路中的多个电路路径的选定电路路径的传播延迟。通常，集成电路或某一其它逻辑系统包含一个或一个以上关键定时路径，其需要迭代分析和修改。本文所述的STLE方法和设备允许快速分析关键电路路径的定时，而不需要大量的SPICE电路分析。\n设备100包含用于接收各种门参数和互连参数的输入装置。所述门参数(包含各种门大小)可存储在电路存储器110中。互连参数(包含定义经互连电路的连接和尺寸)可作为连线表的一部分存储在连线表存储器112中。在一个实例中，输入装置102是可接收逻辑系统定义(例如SPICE电路定义)的电子端口。输入装置102还可包含用户接口，其允许用户从逻辑系统定义中选择特定的电路路径以用于传播延迟分析。举例来说，输入装置102的用户接口可允许用户突出显示逻辑系统示意图的一部分以用于分析。\n电作用模块124耦合到电路存储器110和连线表存储器112。电作用模块124可基于门拓扑来确定电作用或每个级的扇出。举例来说，可基于规格化或标准门模型来确定电作用。通常，电作用是两个级联级的大小比率。然而，互连的长度和尺寸对电作用有所贡献。\n过渡时间模块120耦合到电路存储器110和连线表存储器112。过渡时间模块120经配置以基于选定电路部分的各个参数，来确定过渡时间或门的上升和下降时间相对于电作用的斜率。\n门延迟模块122耦合到电路存储器110和连线表存储器112。门延迟模块122确定高到低和低到高门延迟，作为电作用的函数。\n信号过渡逻辑作用(STLE)模块130耦合到过渡时间模块120、门延迟模块122和电作用模块124中的每一者。STLE模块130使用个别门特征中的每一者来确定选定电路部分的总计传播延迟特征。\nSTLE模块130通过基于先前级的分析结果，个别地且连续地分析选定电路部分的每个级，来确定总计传播延迟。STLE模块130基于初始或初级输入信号斜率和第一级的有效扇出来初始地表征输入级。\nSTLE模块130基于电作用来确定初始级的门延迟。STLE模块130使用第一级的电作用来确定第一级的过渡时间。此过渡时间被用来确定对下一级的延迟的效应。\nSTLE模块130继续基于级所经历的电作用和先前级的效应，来确定通过每个级的传播延迟。在最终级处，STLE模块130基于最终负载来确定延迟。STLE模块130可向输出装置140提供最终输出以及任何中间输出，以供输出给用户。举例来说，输出装置140可在所述级的每一者的输出处显示估计出的延迟，以及通过选定电路部分的最终传播延迟。\n图2是逻辑互连延迟估计设备200的功能框图。可使用(例如)与图1的电路延迟估计设备类似的设备200。\n延迟估计设备200可包含显示器210、I/O装置250(包含键盘252和输入装置254)、处理器220、存储器224、I/O控制器240、硬盘驱动器262、一个或一个以上可移除存储装置驱动器264(其可包含软盘驱动器)、光学存储装置266、某一其它存储装置268、通信装置230(例如调制解调器)以及网络接口卡(NIC)234。所述各个元件可使用一个或一个以上计算机总线202耦合在延迟估计设备200中。所述一个或一个以上存储装置268可包含(但不限于)ROM、RAM、非易失性RAM、快闪存储器、磁存储装置、光学存储装置、磁带存储装置、硬盘存储装置等，或某一其它形式的处理器可读媒体。\n电路可加载或以其它方式加入到存储器224，且处理器220可执行存储在存储器224中的一个或一个以上处理器可读指令，以提供对选定电路部分的STLE分析。因为STLE延迟分析相对较快，所以用户可修改与关键电路路径有关的参数，且多次重新运行STLE分析以迭代地优化关键电路路径。\n互连作用传播延迟估计方法延伸了逻辑作用的方法，且提供用于估计电路的预期延迟的简单且高效的方法。本文的描述内容集中在具有各种长度的线负载的反相器链上，且将逻辑门的量度定义为来自上升和下降过渡的平均门延迟(简称为“延迟”，除非另有注解)。如在存储器中，长线通常由反相器链驱动。然而，反相器链是为了简单起见而描述的，且不是对本文所描述的方法和设备的操作的限制。可根据典型的逻辑门与反相器的关系来描述典型的逻辑门，且因此，所述方法和设备对其它门类型和门类型的组合的操作可从对反相器链的描述中得到暗示。\nII.逻辑作用\nA.具有逻辑作用的一些参数的门的无单位延迟\n逻辑作用的方法描述由驱动器以及由驱动器的拓扑驱动的电容性负载导致的延迟。逻辑作用的理论源于简单模型。门的延迟具有两个分量：驱动内部寄生效应的内在延迟，和驱动电容性负载的作用延迟。所述作用取决于负载大小与门大小的比率，而且取决于门的复杂性。参数hi(所谓的第i个门的电作用)表示所述门所驱动的电容性负载Ci+1与所述门的相应输入端子处的输入电容Ci的比率。参数gi(第i个门的逻辑作用)表征门的复杂性。基于作用的模型基本上是CMOS电路的常规开关模型的重新组成。门链的绝对延迟以τ(以反相器驱动的时间计的基本延迟单位)为单位定义为(1)，\n$d_{\mathrm{abs}}=\tau \underset{i}{\Sigma }(g_i\times h_i+{\rho }_i)=\tau \underset{i}{\Sigma }{d}_i---\left(1\right)$\n另一不具有寄生效应的相同反相器表征特定集成电路制造工艺。所述绝对延迟是无单位延迟d与延迟单位τ的乘积。为了简单起见，本文所表达的延迟以τ为单位提供。\n电作用描述逻辑门的电环境如何影响性能，且门中晶体管的大小如何确定其负载驱动能力。逻辑作用表达其产生输出电流的能力。等效地，逻辑门的逻辑作用显示其在产生输出电流方面比反相器差多少(假定其输入的每一者只能与反相器具有相同的输入电容)。这与电路中晶体管的大小无关，且只取决于门的拓扑。反相器的逻辑作用被规格化为1，且其它门的逻辑作用则基于其内部拓扑来计算。\n逻辑作用与电作用的乘积通常被称为“f”，级作用或作用延迟。参数p是很大程度上取决于制造工艺和布局策略两者的内在寄生延迟。对寄生延迟的主要贡献是驱动输出的晶体管的源极和漏极区域的电容。由于支持较大输出电流的较宽晶体管相应地具有较大扩散电容，所以寄生延迟“理论上”是固定的，且与逻辑门的大小和其驱动的负载负载电容无关。分离四个贡献τ、g、h和p，逻辑作用的方法：(1)工艺参数τ表示基本晶体管的速度；(2)寄生延迟p表达所述日期的由于其自身的内部电容而导致的内在延迟，其基本上与晶体管在门宽度中的大小无关；(3)使电作用h(建立Ci+1的外部负载的效应)与建立Ci的逻辑门中的晶体管的大小组合；以及最后(4)用逻辑作用g(电路拓扑对延迟的效应)来表达，而不考虑负载或晶体管大小。这是有用的，因为其只取决于电路拓扑。\n表1中展示65nm工艺中使用逻辑门链的几个CMOS逻辑门的所测量的工艺参数、逻辑作用、电作用和寄生作用值。\n表1.65nm技术中各个门的所测量的逻辑作用和寄生作用。\n\nB.来自逻辑作用的启示\n逻辑作用的理论对了解电路设计的若干方面最有价值。虽然可能从长期的设计经验或从许多电路模拟得出相同的结果，但它们相当容易从逻辑作用得出。引起注意的结果可能包含以下部分：(1)表征逻辑门或穿过网络的路径的延迟特征的数值“逻辑作用”的观念非常强大。其允许比较替代电路拓扑，且展示一些拓扑均一地比其它拓扑好。(2)当每个级的作用延迟相同时，电路是最快的。此外，典型的设计选择级的数目以使此作用约为4。(3)设计良好的路径的延迟约为4，(log4G+log4H)+P＝log4F，扇出4(FO4)延迟。由路径驱动的负载的每个四倍都添加约FO4反相器的延迟。(4)当一个输入显著迟于其它输入而到达时，通过增加早先输入上的晶体管的大小而使门不平衡将加快来自较迟输入的延迟。\n逻辑作用可以是计算复杂性问题的有用量度，例如什么是存储器设计的每个级所需的最好和最小逻辑作用。与逻辑门(也许具有有限数目的输入)的简单计数相比，基于逻辑作用的计算的成本的模型更加准确地描绘完成计算所需的时间和空间。\nC.逻辑作用的缺点\n逻辑作用基于非常简单的前提：对每个级的作用延迟进行均等化。此方法的简单性是其最大的优势，但这也导致若干限制：(1)RC延迟模型过度简单化。具体地说，其未能俘获速度饱和和可变上升时间的效应(Pileggi，L.，In Proc.Intl.Symp.on PhysicalDesign，第28页到第33页(1998))。幸运的是，上升时间在设计良好的具有相等作用延迟的电路中趋向于大约相等。还可通过借助模拟表征门的逻辑作用来处理速度饱和。(2)逻辑作用阐释了如何设计路径以获得最大速度，但不容易展示如何在固定延迟约束条件下针对最小面积或功率而设计路径。(3)逻辑作用计算对形成分支且在每个分支上具有不同数目的级或不同的寄生延迟的路径来说可能比较困难。通常，对此类电路的逻辑作用计算需要迭代。当固定线电容与门电容相当时，也需要迭代。(4)许多实电路太复杂以致不能手动优化，且因此需要用电子表格或用脚本来考虑。\nIII.门延迟模型\n门延迟不仅是电路技术和拓扑的函数，而且还取决于其它因素。显然，随着负载增加，延迟增加。然而，延迟考虑需要考虑纳米技术的产生中的以下两个额外因素：(1)输入信号的“斜率”；和(2)“所反射的寄生效应”。\nA.取决于斜率的门延迟\n信号的斜率是其从逻辑0过渡到逻辑1(或反之亦然)时的变化率。信号斜率可表达信号在不同电平之间过渡得多快。实电路设计通常使用多个级的逻辑门。由于驱动下一级的信号是沿其路径的前一级的输出信号，所以信号的斜率取决于前一级的驱动器的大小。通常在应用于个别信号波形的10％过渡点与90％过渡点之间测量上升和下降时间tr和tf。\n瞬时过渡(或阶跃函数)将被认为表示最大理论斜率值。重要的是，信号的斜率取决于与互连的特征组合的驱动门的输出特征和任何逻辑门的输入特征。对于同一输出负载，较宽的驱动晶体管会更快地对其进行驱动，且因此延迟将较小。对于同一驱动器，较小的输出负载将更快地充电和放电，且因此过渡时间将较小。线的平均寄生电容通常比深亚微米技术中的门的平均大小大几倍。线的这种不可避免的寄生效应不仅对所述线本身造成额外延迟，而且给驱动它的门增加了负载；使斜率的特征恶化；且因此进一步增加了门延迟。\nB.取决于寄生反射的门延迟\n此外，要考虑的另一参数称为“寄生反射”。在沿信号路径的逻辑级的级联连接中，与接下来的级的输入端子以及接下来的级之间的互连相关联的某一比例的寄生效应可能通过中间级“反射回来”，且它们可被先前级的输出看到。另外，如果中间级是多输入门，那么这些通过它们反射回来的寄生效应很可能与状态有关。换句话说，它们可能依据呈现给中间级的其它输入的逻辑值而改变。通常，假定中间级将完全从在接下来的级之间/与接下来的级相关联的寄生效应中缓冲第一门的输出是安全的。因此，级的输出将只“感觉到”寄生效应；布线电容和电阻以及与刚好下一级相关联的电容。\n在纳米级VLSI设计中，斜率相依性和寄生效应折射的两种影响需要包含在门延迟的考虑中。出于这些原因，逻辑作用的方法需要延伸，以便俘获除沿信号路径的最近级的影响之外的其它先前/接下来的级的影响。\nC.门延迟模型\n图3展示用于表征门延迟的反相器链的实例的简化功能框图。所述电路具有九个级。最初四个级负责对输入斜率进行整形。已经观察到，在几个级之后，同类的逻辑链固定到其一般斜率，而不管其在输入信号过渡的斜率变化中具有可忽略差异的初始输入斜率如何。对其它逻辑链(例如“与非”和“或非”门链)的其它实验显示类似结果。可推断，每个逻辑门都具有其自身的标称斜率，且具有在所述标称斜率上收敛的趋势。出于这个原因，当逻辑门链中的每个级缩放相同因数时，其延迟不改变。\n实验结果还显示，随着两个级之间的距离增加，其对彼此的寄生反射影响变小。第五和第六级含有正被表征的门。最后一个级充当负载。其用来补偿栅极-漏极重叠电容。如果其被移除，那么第六级的输出将非常快地切换，且因此这将向其增加有效输入电容(所谓的密勒效应(Miller effect))。两个量度h和m表示所述级的电作用和大小。\n如前面所提及，第i级的门延迟不仅取决于其电作用，而且还取决于先前和接下来的级的电作用。在此处值得提出的是，当次级效应被忽略时，门延迟是相对大小(即，电作用h)而不是其在逻辑链中的绝对大小的函数。即，只要所有级的大小增加或减小相同比率，逻辑链就将具有相同延迟。在逻辑链中，将第i级的门延迟定义为tD(...，hi-2，hi-1，hi，hi+1 hi+2，...)＝tD。术语“标称”是指具有与所述值相同电作用的级。举例来说，标称门延迟是当所有相邻者具有相同电作用时的门延迟。因而，显然，当...＝hi-1＝hi＝hi+1＝...时，tD将等于第i级的标称延迟值tDnom(hi)。\n图4a展示当第4个和接下来的级具有相同电作用时(h4＝h5＝h6＝h7＝h8＝h9＝＝hnom＝1/2/3/4/...)，规格化延迟差异与先前级的电作用(h0＝h1＝h2＝h3h)。x轴针对最初四个级的电作用h，其余级的固定电作用为从1到12。“hhhh1111”表示最初四个级具有相同的电作用h，且最后五个级具有相同的电作用1。沿y轴，延迟差异相对于标称延迟而规格化，或{tD-tDnom(hi)}/tDnom(hi))。因此，当所有级都具有相同的电作用或tD＝tDnom(hi)时，每个延迟曲线穿过规格化延迟差异值的零。可观察到，规格化延迟与其标称值的偏差对先前级的电作用具有线性相依性。然而，当处于表征下的级具有较高电作用时，其相依性的程度变小。原因是较大hnom意味着两个相继级之间的较大门大小比率，且因此门延迟时间与所述门的电作用成反比关系。在此分段的结尾处将有更多论述。规格化曲线的斜率(在取其第一位近似值之后)相对于hnom而重画，且与图4b中的第二位近似值拟合。对于VLSI设计中通常使用的电作用范围2～10，此近似值与实验数据匹配良好，误差在约1％以内。\n门延迟还受相邻级的电作用影响。即，门延迟估计需要考虑原始的逻辑作用方法遗漏的先前和接下来的级的信号斜率和寄生反射的影响。实验结果显示，当前一级与第i级相比具有较小电作用(hi-1＜hi)时，门延迟比标称值快。而当hi-1-＞hi时，门延迟时间变慢。这是预料中的结果，因为与上面的原因类似，较小的电作用意味着较大的门大小和较快的过渡响应。幸运的是，与标称门延迟值的这种偏差在其沿等距级传播时减小。模拟展示两个级之后，其影响小于1％，且在90nm工艺中可忽略。\n$t_D(h_4=(\frac{A_2}{h_4}(h_2-h_4)+\frac{A_3}{h_4}(h_3-h_4)+\frac{A_5}{h_4}(h_5-h_4)+1)\times t_{\mathrm{Dnom}}\left(h_4\right)---\left(2a\right)$\n$t_D\left(h_i\right)=\underset{k=i-2,k\ne i0}{\overset{i+1}{\Sigma }}\frac{A_k}{h_i}(h_k-h_i)\times t_{\mathrm{Dnom}}\left(h_i\right)---\left(2b\right)$\n考虑上文的论述内容，逻辑链中第4个门的所提出的门延迟模型可由(2a)表达，其中可通过原始的逻辑作用方法(1)来获得标称门延迟tDnom(h4)。实验结果显示，门延迟考虑需要至少两个先前级(归因于斜率相依性)和一个接下来的级(归因于寄生折射)。换句话说，为了确定门延迟，需要将三个相邻级(两个先前级和一个接下来的级)视为一个窗口。还已经观察到，相邻级的斜率相依性和寄生折射的影响随着第i级(第i门)的电作用变大而变弱；因此，第i级的电作用(hi)出现在(2a)的分母中。针对h和hnom的实际范围的其它实验与(2b)中所提出的门延迟模型匹配得相当良好。\n电作用是负载电容与输入电容的比率。当前一级与第i级相比具有较小电作用时，其具有较宽的晶体管且因此较大的驱动能力。此经改进的驱动能力有助于使输入信号的斜率急剧变化(或变快)到第i级，且因此延迟变小。然而，当下一个级具有较小电作用时，其具有较窄的晶体管。注意，下一个级的输入电容是第i级的负载电容。下一个级的较窄晶体管有助于减少到达第i级的电容性负载，且因此延迟变小。另一方面，先前或接下来的级的较大电作用趋向于使延迟增加。即，延迟与同相邻级的电作用的差异成比例。这类似于动能理论中的“惯性”的概念。由于较大的电作用在输出端子处具有较大的电容性负载且/和在输入端子处具有较小的电容，所以输入端子处的斜率的变化对输出端子的斜率的影响较小。因此，延迟与第i级的晶体管的大小成反比。关于(2)中的系数Ak，第(i-2)级(先前第二门)对门延迟具有约4％的影响，第(i-1)级(先前第一门)对门延迟具有约20％的影响，且第(i+1)级对门延迟具有约10％的影响。在斜率相依性和寄生折射的考虑中，可能需要考虑较多的相邻级以实现较小的技术和较准确的模型化。\nIV.门互连延迟模型\nA.纯RC网络中对片段的数目和输入斜率相依性的考虑\n实际线与理想的线不同，理想的线是示意图上的不具有任何电作用的线。一端处的电压变化在无传播延迟和IR降(即，等电位)的情况下出现在另一端。即使本质上是分布式系统的线也可以集总的元件模型化。为了取得准确的估计值，可能需要对具有2D或3D形式的复杂电场等式的方法求解，但所述方法不足以利用来自逻辑作用理论的“简单性”的主要优势。针对纯RC网络分析已经知道若干模型，例如L模型、T模型和π模型。在这些RC模型中，n模型与其它具有相同数目的片段的L模型或π模型相比具有极好的准确性。另一方面，艾尔莫延迟模型是封闭形式表达，且计算延迟的效率极高。艾尔莫延迟等式可由具有简化的艾尔莫延迟三的链式网络来表示。如在下一段中，可将艾尔莫延迟模型有效地施加到线，所述线具有驱动所述线或由所述线驱动的门。\n${\tau }_{\mathrm{DN}}=\underset{i}{\overset{N}{\Sigma }}{C}_i{R}_{\mathrm{ii}}=\underset{i=1}{\overset{N}{\Sigma }}{C}_i\underset{j=1}{\overset{i}{\Sigma }}{R}_j---\left(3\right)$\n在90nm技术中假定高温环境下最小宽度和间隔的布线条件。在上升和下降两个方向上从输入信号的50％过渡到输出的50％过渡测量延迟，且将其规格化。输入信号的斜率已经从瞬时过渡(或阶跃函数)摆动到缓慢过渡。可以看到，随着片段的数目增加，传播延迟增加，且接近其最大值，实质上是艾尔莫延迟的ln(2)倍。这是因为集总的RC网络变得更接近级数增加的分布式RC网络。50％-50％过渡延迟时间对于少数几个片段接近其限制值；对于2个片段小于3％且对于3个片段约为1％。\n这意味着具有几个片段的π模型足以近似用于较宽范围的输入斜率的线。3片段π模型提供足够的互连模型用于准确的延迟估计。在下一分段中将以由门驱动的线的分析模型详细论述延迟随输入信号的斜率的变化。\nB.互连延迟的输入斜率相依性\n图5说明驱动互连线的门的简单RC网络模型。驱动装置被模型化为R1，且线被模型化为一π模型。装置寄生电容连同总互连电容的值Cw的一半一起被包含在C1中，负载电容(下一级的输入电容)与Cw的另一半一起被包含在C2中。R1和R2分别表示装置的接通电阻Ron和一π模型中的互连电阻Rw。此分段将集中在从中间节点a到输出节点out的互连延迟上。\n在电路模型中观察到具有不断变化的斜率的输入信号。施加到输入节点的信号的斜率从瞬时过渡变化到缓慢过渡。图6a和图6b展示当输入信号以斜率量度T过渡时节点a和输出处的响应。此梯形输入信号Vin可分解成两个斜坡函数VinT1和VinT2。这些斜坡函数具有相同的形状，但VinT2比VinT1落后时间延迟T，时间延迟T确定输入信号变化得多么快。将VaT1和VaT2定义为节点a处的响应，且VoutT1和VoutT2是分别对应于VinT1和VinT2的输出节点处的响应。可通过叠加两个个别响应VaT1和VaT2(或VoutT1和VoutT2)来获得节点a处(或输出节点处)的总响应，因为无源RC网络是LTI(线性非时变(LinearTime Invariant))系统的一种。VaT2(或VoutT2)是具有完全相同的形状的VaT1(或VoutT1)的经延迟的型式。而VaT1(或VoutTi)试图增加电位电平，(VaT2或VoutT2)试图在中间(或输出)节点处下拉电位电平，以升高输入过渡。\nR1近似与装置的大小(宽度)成反比。在布局完成之前，很难估计实际线长度。当线的寄生效应与其驱动的门负载相比较小时，可将线视为短。类似地，当线的寄生效应与其驱动的门负载相比较大时，可将线视为长。当互连寄生效应与门负载相当时，线可被称为中等长度线。此类中等长度线(对应于或R1＜＜R2)引入其驱动的门的大小的强函数。\n在功能区块内，大多数线是短的，且门延迟由门电容控制。对于短互连线(对应于R1＞＞R2)，Cw是可忽略的，且门延迟由门电容控制；且因此可用门大小的信道宽度与下一门的信道宽度的比率来计算门的电作用。功能区块之间的线通常可比所述功能区块中的大多数晶体管大数百或数千倍。然而，对于长互连线(对应于R1＜＜R2)，应在Cout中考虑互连电容和电阻。\n当输入信号非常缓慢地过渡(大T)时，互连延迟不会改变很多，且其已经非常接近线时间常数的一半。当R1＜＜R2时，互连延迟取决于输入斜率。在R2比R1小得多的情况下，输出节点处的Vout可紧跟在中间节点处的信号过渡Va之后。因此，互连延迟几乎对输入过渡的斜率不敏感，且其已经饱和具有线时间常数的一半。在的极端情况下，中间节点与输出节点之间不存在差异，且互连延迟几乎等于零，且C＝C1+C2＝Cw。\n尽管输入斜率可减小，但从中间节点到输出的延迟可根据两个电阻R1与R2的比率而增加或减小。当两个电阻相当时，清楚地看到互连延迟的此斜率相依性。在此情况下，互连延迟首先减小，且接着增加，且随着输入信号的斜率减小而最终饱和。转折点是线时间常数的几倍。对于斜坡输入过渡的响应Va可分解成两个分量，VaT1和VaT2。虽然VaT1升高电位电平Va，当VaT2降低节点a处的Va，以用于上升输入过渡。当VaT2增加较快时，总电位Va花费更多时间来达到切换阈值电平VM(或电源的50％)。当输入信号过渡较快(小T)时，VaT2对Va的降低效应较强，且当输入斜率减小(或T↑)时，所述效应变弱。VaT2对Va的较强影响有助于减小从节点in到节点a的50％到50％延迟时间。出于这个原因，总电位Va(T′)跟随VaT1(T′)的紧密程度比Va(T)跟随VaT1(T)的紧密程度大，如图6b中所示，其中T′＞T。响应Vout也可分解成两个分量，VoutT1和VoutT2。以与Va跟随Vin相同的方式，Vout此时跟随其输入刺激Va。VoutT1有助于增加Vout，且VoutT2试图禁止电位Vout的增加。VoutT2对Vout的较强影响也将减小从节点in到节点out的50％到50％延迟时间。然而，50％到50％互连延迟是从节点in到节点out以及从节点in到节点a的50％到50％延迟之间的差。即，互连延迟随着in到a延迟而变小，但互连延迟随着in到out延迟而变大。作为对Vout的刺激的Va的斜率小于作为对Va的刺激的Vin的斜率。实际上，这两个机制在互连延迟中一同起作用。\nR1与R2的比率确定针对输入信号的某一斜率，哪一者在互连延迟中更重要。当输入信号过渡较快(小T)时，in到a延迟减小的程度大于in到out延迟减小的程度，且因此互连延迟减小。在输入斜率量度T达到转折点之前，这种趋势继续。当输入信号过渡较慢(大T)时，in到a延迟减小的程度小于in到out延迟减小的程度，且因此互连延迟增加。然而，当输入信号更加缓慢地过渡(非常大的T)时，Va已经具有足够的时间来精确地跟随Vin过渡，且Vout也具有足够的时间来精确地跟随Va过渡。即，足够长的斜率允许内部节点变成被预充电到几乎点VM。因此，当输入信号实际上越过其切换阈值VM时，输出节点在开始区块处徘徊且看起来切换得比如果瞬时过渡已经施加到输入的情况下的切换速度快。因此，互连延迟不再变化。\nC.电路设计中的所提出的互连延迟模型\n虽然具有单个输出或规则结构的电路设计起来相对较容易，但实际电路通常涉及更复杂的分支和固定线复杂。互连具有固定电容，且不以与晶体管和逻辑门相同的速率按比例缩小。前面的方法使总的线电容与逻辑门的输入电容有关，且通过在驱动线的门处包含分支作用b＝(Cgate+CWire)/Cgate来考虑此互连延迟。每当网络中的晶体管大小改变时，此分支作用改变，因为布线电容CWire未能与晶体管大小(因此，门电容Cgate)变化成比例地改变。\n在布局完成之前，很难估计实际线长度。当线的电容与其驱动的门负载电容相比较小时，可将所述线视为较短；且类似地，当线的电容与其驱动的门负载电容相比较大时，可将所述线视为较长。当互连电容与门负载电容相当时，所述线被称为中等长度线。此类中等长度线引入其驱动的门的大小的强函数。在功能区块内，大多数线较短，且门延迟由门电容控制。对于这些较短互连线，Cw是可忽略的，且门延迟由门电容控制；且因此可用门大小的信道宽度与下一门的信道宽度的比率来计算门的电作用，如(2)中一样。通常，功能区块之间的线可比所述功能区块中的大多数晶体管大数百或数千倍。然而，对于这些较长互连线，应在Cout中考虑互连电容和电阻。\n如上文所论述，信号传播延迟的输入斜率相依性尤其在纳米尺寸是一个重要的考虑因素。为了更多地研究输入斜率在沿所述线的信号传播中的影响，以最小设计宽度和间隔为单位，执行三种不同类型的线距的以下实验：情况1(W/S＝1/1)；情况2(W/S＝1/2)；和情况3(W/S＝2/2)。所有的情况具有相同的条件，例如纵横比、介电材料和顶部/底部材料。\n实验结果提供两个理解：(i)在输入信号的斜率减小足够程度之后，沿所述线的传播延迟接近所述线的其上限；以及(ii)当输入信号的过渡时间约为线时间常数的5倍时，传播延迟已经达到其限制，误差在2％以内。所提出的互连延迟模型及其分析包含这些经验。\n在实际设计(例如存储器解码器区块设计)中，放大器链需要驱动伴有较大电容和电阻的(较长)线。图7是当反相器放大器驱动互连时具有第一阶等效切换模型(一π模型)的驱动器和互连线的一部分的简化功能框图。假设tp为门延迟，其为tpHL和tpLH的平均值，tp＝(tpHL+tpLH)/2。而级数的增加可使此集总互连模型接近于分布式模型，此具有艾尔莫延迟模型的最简单的一π模型在信号传播延迟方面提供良好的近似值。线可由两个分量来表示；总互连电阻和电容，Rw和Cw。Ron和Ctr是放大器的接通电阻和输出寄生电容。\n\n\n可将从输入到输出的总延迟分成两个分量，内在延迟(门延迟)和外部延迟(互连延迟)，且可由(4a)表达。第一分量基本上与(2)的纯门延迟等式相同，只是是h′而不是h。将有效电作用h′(5)定义为输出电容Cout与输入门电容Cin的比率，且考虑互连的影响，其增加了门输出端子处的电容性负载。总寄生电容(或输出电容)Cout是有效线寄生电容Cw′与下一级的寄生扩散电容(或输入门电容)Cin的总和。注意，由于电阻屏蔽效应，门不能经历整个线电容Cw。当Rw比Ron大得多时，此屏蔽效应将更严重。保持简单性，其可由有效线电容表示(4b)。这反映已知的事实，即门延迟本身随着由其驱动的互连的长度而变快。提及以下情况很重要：即使总延迟是两个“单独”延迟分量((4a)中的门延迟和互连延迟)的总和，这两个分量也彼此消去，使得应在总延迟计算中考虑其间的相依性。原因是门对其驱动的线上的输入信号的斜率有影响，且互连充当对于对其进行驱动的门的寄生负载。延迟模型包含有效电作用h′以及两个相依性参数f1和f2，以反映门与互连之间的相互依赖性，同时维持分析的简单性。\n${h_i}^{\prime }=h_{i,\mathrm{gate}}+h_{\mathrm{wire}}$\n$=\frac{C_{\mathrm{out}}}{C_{\mathrm{in}}}$\n$=\frac{W_{i+1}\times C_{\mathrm{gate}\_\mathrm{unit}+\mathrm{Cw}}}{W_i*C_{\mathrm{gate}\_\mathrm{unit}}}$\n$=\frac{W_{i+1}\times {C_w}^{\prime }/C_{\mathrm{gate}\_\mathrm{unit}}}{W_i}$\n$=\frac{W_{i+1,n}(1+\gamma )+{C_w}^{\prime }/C_{\mathrm{gate}\_\mathrm{unit}}}{W_{i,n}(1+\gamma )}---\left(5a\right)$\n${C_w}^{\prime }=\frac{C_w}{2}+\frac{C_w}{w}\times \frac{R_{\mathrm{ON}}}{R_{\mathrm{ON}}+R_w}---\left(5b\right)$\n$f_1=\underset{k=i-2}{\overset{i-1}{\Sigma }}\frac{A_k}{h_i}(h_k-h_i)+1$\n$f_1=(A-B)\frac{R_w}{R_w+R_{\mathrm{ON}}}+B,$其中A和B是常数\n                   (5d)\n可通过(5)获得驱动器的有效电作用h′，其中hgate和hwire是门和互连的电作用；且W是门的信道宽度，且下标n表示n型晶体管；且Cgate_unit是最小长度晶体管的门电容，其为所使用的制造工艺的函数；且γ是门中p型晶体管与n型晶体管宽度的比率。与门电容一样，线电容是例如线厚度、间距和电介质厚度等工艺细节的强函数。\n较大的先前级使得第i级更快地充电或放电。然而，具有较大电作用的第i级对其相邻者的大小的相依性较小，因为此第i级在电动量方面具有较大的惯性。下一级对于线的影响通常非常小，因为所述较小下一级的输入电容与布线电容相比非常小。因此在线具有相当大的长度的情况下，(2)中的下一级项在门延迟计算中可忽略。类似于纯逻辑链，模拟显示考虑两个先前级在第i级延迟计算中是足够的。此事实可由(5c)简单地表达。已经观察到，Ai-2与Ai-1的比率类似于(2)的比率。即，随着先前级与第i级的距离变远，先前级的影响变小。然而，当前一级与第i级相比具有较大电作用时，所述前一级的延迟效应充当增加因数，而当前一级具有较小电作用时，所述延迟效应充当减小因数。对于更准确的模型化，需要单独考虑这两种情况。为了简单起见，在工作中忽略此事实。而且，当相邻者具有与第i级的电作用相同的电作用时，第i级的门延迟不受干扰。\n(4)中的第二分量基本上等于(2)的纯RC延迟等式，除了h′项，其表示互连延迟的输入斜率相依性。慢得多的输入不再导致延迟响应时间变短，即，由于沿所述线的信号过渡流动接近输入信号过渡，所以延迟时间变得饱和。此关系可由(5d)表达，其中τw是线时间常数，RWCW。\n为了在过渡实际开始或结束时确定地量化信号过渡，通常在施加到个别信号波形的10％与90％过渡点之间测量上升和下降时间，tR和tF。瞬时过渡(或阶跃函数)将被考虑为表示最大可能斜率值。请回想，电作用是两个级联级的大小比率。随着第一级的扇出增加，第二级的门大小增加，且将更多的电容性负载引入到第一级。由于门要花费更多时间来驱动下一个较大级，所以信号过渡时间(tR和tF两者)沿y轴随hcurr而增加。此外，由于门具有一个以上电压增益，所以hprev的增加速率小于与hcurr一起的增加速率。这些标称过渡时间，hnom的tR和tF，具有相当好的线性，且可由第一位近似值模型化为\ntR，nom(hnom)＝hnom×SLOPEtR_nom+OFFSETtR_nom    (6a)\ntF，nom(hnom)＝hnom×SLOPEtF_nom+OFFSETtF_nom    (6b)\n这些是相应扇出处的门的一般过渡时间。个别线也与扇出成相当好的线性关系，且其斜率类似于其它线的斜率。因此，所有线的斜率可由斜率平均值来表示，针对上升和下降过渡分别为SLOPEtR_vs_hprev和SLOPEtF_vs_hprev。\n现在，门的上升和下降时间可表达为\ntR(hi-1，hi，hi+1)＝tR，nom(hi)-(hi-hi-1)×SLOPEtR_vs_hprev-(hi+1-hi)×SLOPE+tR_vs_hprev(6c)\ntR(hi-1，hi，hi+1)＝tR，nom(hi)-(hi-hi-1)×SLOPEtF_vs_hprev-(hi+1-hi)×SLOPE+tF_vs_hprev(6d)\n在hi＝hnom的情况下，tR，nom和tF，nom为(6a)和(6b)。每个级的电作用可从电路连线表中容易地计算出来。在考虑当前级过渡时间时，(6c)和(6d)中的第三项包含下一级的级作用。尤其在超缩放技术中，为了更准确的模型化，考虑下一级(hi+1)以及前一(hi-1)和当前(hi)级的扇出是有用的。在接下来的分段中将简要论述其合理性。实验显示，hi+1对当前级的过渡时间的影响在90nm和65nm技术节点处约为3％和5％。\n首先，通过将当前级扇出视为参考而在hcurr＝7处找到标称上升时间。由于前一级具有较小的扇出(hprev＝3)，所以所关注的级比前一级与所关注的级具有相同扇出的情况(hprev＝hcurr)更快地过渡。补偿由(6c)的第二项来实行。前一级与所关注的级相比具有较大扇出的情况(hcurr＝4且hprev＝6)。此处，与标称情况hprev＝hcurr相比，所述级较慢地过渡。\n门延迟时间：门延迟在从门输入到输出节点的供应的50％过渡点之间界定。类似于上升和下降时间，当次级效应被忽略时，门延迟是相对大小(即，电作用h)的函数而不是其绝对大小的函数。这就是为何只要所有的级的大小增加或减小相同比率，逻辑链就具有相同延迟的原因。逻辑链中第i级的门延迟可由tD(...，hi-1，hi，hi+1，...)来表达。对于标称情况，显然，tD将等于标称延迟值td，nom(hnom)，其为所述门的一般值，其中hnom＝...＝hi-1＝hi＝hi+1...。\n当前一级与所关注的级相比具有较小电作用(hprev＜hcurr)时，门延迟比标称值快，且反之亦然，因为较小的电作用意味着较大的门大小和较快的响应，如上文所提及。在这些图中，用(对角)实线来标记标称延迟，其中hprev＝hcurr。这些标称门延迟，hnom的tDHL和tDLH，具有极好的线性，且可由第一位近似值模型化为\ntDHL，nom(hnom)＝hnom×SLOPEtDHL_nom+OFFSETDHL_nom    (7a)\ntDLH，nom(hnom)＝hnom×SLOPEtDLH_nom+OFFSETtDLH_nom    (7b)\n然而，每条线具有不同的斜率。斜率值随hcurr而增加。电作用是负载电容与输入电容的比率。所述级的输入电容是前一级的负载电容。当前一级具有较小电作用时，其具有较宽的晶体管，且因此具有较大的驱动能力。此经改进的驱动能力有助于使信号过渡更快，且因此延迟变小。另一方面，当下一级具有较小电作用时，其具有较窄晶体管。下一级的较窄的晶体管意味着对所关注的级的电容性负载较小，且因此所关注的级变得更加快。\n可观察到，门延迟曲线可以hprev饱和。一旦hprev变得太大，或与所关注的级相比，前一级太小，那么其对门延迟的影响较小。因此，改进的程度变得对hprev不敏感，且斜率饱和。其饱和点取决于级的大小。这至少需要第二位近似值用于延迟模型化。通常在较小的扇出范围内设计实际电路，而大扇出的情况通常伴有长互连。延迟曲线的斜率的偏移以与hcurr成相当好的线性关系的方式增加。\n考虑这些论述，高到低延迟、低到高延迟以及平均延迟可表达为\ntDHL(hprev，hnom)＝SLOPEslope_tDHL·hprev·hprev+OFFSETslope_tDHL·hprev+SLOPEoffest_tDHL·hnom+OFFSEToffset_tDHL                     (7c)\ntDLH(hprev，hnom)＝SLOPEslope_tDLH·hprev·hprev+OFFSETslope_tDLH·hprev+SLOPEoffest_tDLH·hnom+OFFSEToffset_tDLH                     (7d)\n$t_D(h_{\mathrm{prev}},h_{\mathrm{nom}})=\frac{1}{2}(t_{\mathrm{DHL}}+t_{\mathrm{DHL}})---\left(7e\right)$\n此处，SLOPEslope，OFFSETslope是斜率的斜率和斜率的偏移，且类似地，SLOPEoffset，OFFSEToffset是偏移的斜率和偏移的偏移，其中第一位近似值用于相应的高到低和低到高延迟。对于(6a)和(6b)中的两个参数SLOPEtR_vs_hprev和SLOPEtF_vs_hprev，这四个新的参数将被称为LE参数。可以相同方式针对不同类型的逻辑门提取其它LE参数。从等式(7c)、(7d)和(7e)中估计出的值(星号标记)与模拟值一致，误差小于2％。\nD.在电路设计中应用STLE的程序\n为了将STLE模型应用于电路分析，首先需要提取LE参数。从实践观点看，仅四个数据点就足以具有整组LE参数；两个点在对角线上(标称情况)，且另外两个点不在对角线上(非标称情况)。可通过内插或外推来获得其它值。更多的数据点增加了结果的精确度，且增加了模型的置信度。可从初级输入(PI)到最后一级，一个接一个地计算级延迟。程序如下。\n针对电路的特定定时路径给出以下信息：\n1.初级输入斜率，tR，PI(或tF，PI)。\n2.连线表信息和每个级的电作用(即，门拓扑和h1，h2，...)。\n3.上升和下降时间与电作用(即，SLOPEtR_vs_hprev和SLOPEtF_vs_hprev)。\n4.高到低和低到高门延迟与电作用(即，其它LE参数，如SLOPEslope)。执行一些步骤：\n1.通过等式(6a)和(9b)确定tR，PI(或tF，PI)的有效扇出h′PI。\n2.设置i＝0且h′PI＝h′0。\n3.通过等式(7c)和(7d)从h′i和hi+1中计算tDHL，i+1(或tDLH，i+1)。\n4.通过等式(6c)和(6d)从h′i和hi+1中计算tF，i+1(或tR，i+1)。\n5.通过等式(6a)和(6b)从tF，i+1(或tR，i+1)中计算到达下一级的有效扇出。\n6.如果第(i+1)门拓扑＝第(i+2)门拓扑，那么{h′i+1＝hi+1}，否则{计算第(i+1)级处的有效电作用，h′i+1}\n7.设置i＝i+1；转到步骤3，直到最后级为止。\n步骤1通过假定以相同扇出h′PI驱动门1的一系列PI门，来计算初级输入刺激tR，PI(或tF，PI)的“有效”扇出。用此有效扇出h′PI和已知扇出hI，计算门1的高到低延迟tDHL，1和下降时间tF，I。同时，用门1的下降时间和下一门扇出h2来计算门1的有效扇出h′1。此处，即使针对级1已经存在已知扇出h1，也针对此级引入有效扇出h′1。这是因为典型的电路通常由用于其功能性实施方案的不同类型的门组成。从具有相同门类型不同扇出的每个逻辑门链提取LE参数。即使具有相同扇出，不同的门也可能具有不同的过渡时间和延迟时间。因此，需要将它们转换成其相对于下一级的门类型的有效或等效扇出。此程序重复，直到最后级在每个级的信号过渡方向上与替代物碰上为止。\n图9是估计电路延迟的方法900的实施例的简化流程图。可(例如)在图1或图2的延迟估计设备中实施方法900，以估计逻辑电路或电路的一部分的延迟。\n方法在框902处开始，其中延迟估计设备接收电路元件参数。延迟估计设备可针对电路中的装置的每一者接收基于程序库模型的电路。程序库模型可(例如)是SPICE电路模型，且可包含例如逻辑门的长度和宽度等参数。\n电路元件参数可经由输入接口输入到延迟估计设备，或可从存储在存储器中的电路系统中选择。举例来说，可选择集成电路的特定部分用于延迟估计。延迟估计设备还可确定选定电路部分中的每个互连的π模型。\n延迟估计设备进行到框910，且基于逻辑门拓扑和所述门之间的互连的π模型来确定每个级的电作用。在确定每个级的电作用之后，延迟估计设备进行到框912，且基于电作用而确定上升和下降时间的估计值。在一个实施例中，延迟估计设备包含相对于电作用的上升和下降时间的查找表，且不需要针对每个延迟估计值计算所述值。\n延迟估计设备进行到框914，且针对选定电路部分中的每个门确定高到低和低到高门延迟，作为电作用的函数。再次，延迟估计设备可针对多种装置类型中的每一者存储此信息，且可从存储器中检索所述信息，而不是在每次确定延迟估计值时计算所述值。\n延迟估计设备进行到框920，且开始分析选定电路部分。延迟估计设备确定第一门的输入处的初始扇出。延迟估计设备进行到框930，且基于初始输入信号斜率、电作用和扇出，确定初始门延迟。\n延迟估计设备进行到框940，且基于电作用和扇出，确定门输出信号过渡时间，例如信号上升和下降时间。电路上升和下降时间部分取决于互连模型。尽管初始级不要求，但基于至少一个先前级的电作用以及至少一个以后级的电作用来确定电路的随后级的信号上升和下降时间。\n延迟估计设备进行到框950，且基于上升和下降时间以及门延迟，来确定正被分析的当前电路级所经历的到达下一电路级的有效扇出。延迟估计设备进行到框960，且更新下一级的电作用。下一级可代表电路中的下一装置或最终输出负载，这取决于正被分析的级。\n延迟估计设备进行到决策框970，以确定当前级是否代表最终级。如果不是，那么延迟估计设备返回到框930以分析下一级。如果是，那么延迟估计设备从决策框970进行到框980，且基于电路级的每一者的延迟估计值来确定总的电路延迟。通常，延迟估计设备输出总计电路延迟，且还可输出对应于电路级的每一者的中间延迟估计值。\nV.测试电路的配置\nA.环形振荡器电路\n为了说明纳米技术中的延迟估计方法和设备，在31级环形振荡器中测量基本参数逻辑作用g、寄生作用p和工艺参数τ。由于实践原因，在环形振荡器的测试电路中测量上升和下降时间比较困难。测试探针提供其自身的寄生效应，这使了解传播延迟的瞬时斜率相依性的能力变得复杂。当信号传播穿过所述环时，其接近其自身的上升和下降时间，tr和tf。实际上，环形振荡器可被视为无限数目的级的链。\n$\mathrm{tD}\left(h\right)=\frac{T}{2N}---\left(8\right)$\n传播延迟或门延迟tD由穿过完整链的信号过渡的振荡的周期T确定，或(8)，其中链中具有N数目的级。因数2出现在分母中，因为过渡必须围绕环形振荡器通过两次，以完成振荡的单个循环。已经以相同电路实施了三个不同的装置和工艺难点(processcorner)，以研究阈值电压和工艺条件对门延迟的影响。设计不同的扇出电路以测量基本参数。\n图8是环形振荡器的实施例的简化功能框图。已经实施了第二负载以及第一负载，使得所有级都具有指定的电作用值。注意，使用第二负载来排除将使到达第一负载的有效输入电容增加是栅极-漏极重叠电容的密勒效应；且因此，第一负载门的输出更快地切换。所述环形振荡器的形状是矩形的，且与环形振荡器的理想形式圆形不同。\nB.组合逻辑电路\n在实际的电路设计中，多种逻辑门一起使用以实施逻辑功能。已经设计了组合逻辑模块来识别组合逻辑的总延迟，而不是测量个别的门延迟。已经实施并测试了两个不同的阈值电压和工艺难点。这些模块也是环形振荡器。沿所述环，若干逻辑门按使用中的频率的次序均匀地分布。为了避免“电荷共享”问题和寄生延迟，每个级沿其最内部的输入传播主信号，且因此未使用的“与非”输入为有线高，且未使用的“或非”输入为有线低。\n其它测试电路含有多指晶体管，以便减小扩散电容。然而，这些模块通过具有一个指的有效区域的不同长度来实现晶体管的不同大小。\n已经知道，给出最佳平均延迟的P∶N宽度比是给出相等的上升和下降时间的P∶N宽度比的平方根。因此对于典型的CMOS工艺，迁移率比μ＝μn/μp在2与3之间。尽管此最佳P∶N比稍许改进了门延迟时间，但却显著减小面积和功率消耗。\nC.互连电路\n传播延迟及其较小变化可由(9)来表达，其中Rwire、Cwire和Lwire分别是总集总电阻、电容和电感。在此论文中忽略感应寄生效应。此假定可能有意义，因为由于纳米级的较小横截面的缘故，线的电阻是实质足够的，且所施加的信号的上升和下降时间在实际信号传播中足够慢。对于每一准确的延迟估计，可能需要更多地考虑电感效应。现在，延迟等式(9c)具有两个主要的寄生分量，电容和电阻。然而，仍需要知道如何表征和以更好的理解沿所述线的传播延迟。难以使电阻性寄生效应对传播延迟的影响与电容性寄生效应对传播延迟的影响“完全”分离，因为所述线本质上是分布式系统。如果电阻相依延迟部分非常小或可忽略，且电容相依部分在传播延迟中占优势，那么针对较小变化的延迟等式可由(9d)近似。一旦延迟的电阻相依性((7d)中的)可用，便还可通过比较(9d)与(9c)来测量延迟的电容相依性(以)。类似地，如果电容相依延迟部分非常小或可忽略，且电阻相依部分占优势，那么针对较小变化的延迟等式可由(9e)近似。一旦延迟的电容相依性((9e)中的)可用，便通过比较(9e)与(9c)来测量延迟的电阻相依性()。\ntD＝f(Rwire，Cwire，Lwire)                                 (9a)\n${\mathrm{\Delta t}}_D=\frac{{\partial t}_d}{{\partial R}_{\mathrm{wire}}}\mathrm{\Delta R}+\frac{{\partial t}_p}{{\partial C}_{\mathrm{wire}}}\mathrm{\Delta C},\frac{{\partial t}_p}{{\partial L}_{\mathrm{wire}}}\mathrm{\Delta L}---\left(9b\right)$\n${\mathrm{\Delta t}}_D==\frac{{\partial t}_D}{{\partial R}_{\mathrm{wire}}}\mathrm{\Delta R}+=\frac{{\partial t}_D}{{\partial C}_{\mathrm{wire}}}\mathrm{\Delta C}$，通过忽略ΔL                                      (9c)\n\n已经将互连模块设想成具有这些寄生效应在延迟中的作用的直观视图。为了以驱动线的门来研究沿所述线的传播延迟，已经设想了四种不同类型的测试电路：负载晶体管互连模块、梳状互连模块、蛇状互连模块和直线互连模块。\n已经以以下种类来设计互连模块：线的不同长度，100nm、1000nm和2000nm分别表示短线、中等线和长线；和不同类型的装置，高Vt、正常Vt和低Vt；和不同间距，情况1(宽度∶间隔＝1∶1)，情况2(宽度∶间隔＝1∶2)和情况3(宽度∶间隔＝2∶2)，以最小设计宽度和间隔为单位。例如纵横比、介电材料和线与顶部/底部材料之间的距离等其它条件相同。\n负载晶体管互连模块针对“互连”部分使用负载晶体管。负载晶体管可按比例缩放，使得其具有与特定长度的线的电容等效的门电容的指定值。注意，最小长度晶体管的门电容在给定技术中是已知的。因此，最小长度装置上的负载门的尺寸设计可实现(十分)精确的门电容。p型和n型负载晶体管也经尺寸设计以使电容性负载在上升和下降过渡期间尽可能平衡。事实上，当信号沿环形振荡器传播时，信号本身将抵消由不平衡的(p型和n型)电容性负载导致的较小失配。此外，由于负载晶体管模块中所使用的物理互连非常短，所以可安全地假定负载晶体管模块只具有等效于规则(直)线的电容性负载的电容性负载，而不是电阻性负载。因此，此模块被用作特定长度的线的其它测试模块的参考。通过假定电阻性寄生效应被合理地最小化且可忽略，分析能够使电容性寄生效应与电阻性寄生效应分离。可分析穿过作为纯门(无互连)的无限链的环形振荡器模块的传播延迟的绝对值。通过将环形振荡器模块的延迟值与负载晶体管互连模块的延迟值进行比较，可计算(9c)中的延迟的电容相依性。\n已经出于两个原因设计了梳状互连模块。首先，可通过与相应的负载晶体管互连模块进行比较来计算线所实施的线电容。其次，可在某种程度上使对传播延迟的电容性影响与电阻性影响分离。梳状互连模块以梳状形状的线实施电容性负载。“互连”部分夹在两个电力线VDD与GND之间，以便屏蔽所述部分，且在与相邻者的电容性耦合方面将其置于最差条件中。已经尽可能多地实行了“互连”部分的高度和宽度的设计，使得其总电容与规则(直线)线的寄生电容匹配，但其总电阻仍可沿信号路径具有非常小的延迟影响。即，沿梳形线传播的信号所经历的电容性负载可等效于直线的电容性负载，但电阻性负载可忽略。通过将环形振荡器模块的延迟值与梳状互连模块的延迟值进行比较，可计算(9c)中的延迟的电容相依性。\n蛇状互连模块针对“互连”部分包含蛇形线。所述线也夹在两个电力线之间以进行屏蔽，且实现最差电容性条件。通常，由于放置和路由约束的缘故，互连线需要弯曲。而直线互连模块以规则的“直”线来实施“互连”部分。理论上，只要蛇状互连与直线互连具有相同长度，在线电阻方面两种互连之间就不存在差异。然而，对于给定的线长度，弯曲线的边缘与直线相比具有较小的线电容。清楚的是，当信号沿蛇状线以及沿直线线传播时，信号将经历电阻性和电容性两种内在寄生效应。两种测试电路的传播延迟同时含有电阻相依性和电容相依性。因此，通过将它们的延迟与两个延迟(一个是负载晶体管模块的，且另一个是梳状模块的)的总和进行比较，可计算传播延迟在电容和/或电阻方面多大程度上取决于互连。此外，检查线在硅中的弯曲效应是值得的。梳状模块与蛇状模块和/或直线模块之间的传播延迟的差异将使人了解延迟对线的寄生电阻的相依性。\n事实上，由于只在两个方向(水平或垂直)上允许元件的放置和路由的布局式样的缘故，所以实现理想的环形(或“圆形”)振荡器存在实践限制。因此，在环形振荡器的设计中，不规则图案可能几乎是不可避免的。为了在工作中减小此不规则性的效应，已经执行了对此类不规则图案的仔细的工程设计。尤其在直线模块的设计中，以圆形直接连接所有的互连将是没有意义的。\n在又一实例中，布局包含以Z字形延伸的互连。所有的“互连”部分共享两个相继门之间的空间。再次，两个电力线VDD和GND交替地与信号线平行延伸。参数Lwire和Lgate分别是信号路径(不是线本身)的长度和门的宽度。由于Lwire由线上的接点之间的距离来确定；且因此Lwire比Lgat长很多，所以已经设计出此Z字形式样的布局(即使具有额外的线片段)。\n门的输入和输出端口的失配部分需要额外的线片段。原因是从输出到输入的距离不等于下一互连中从输出到输入的距离。注意，两个信号线“完全”共享电力线，且线由额外片段和信号路径组成。即，当信号路径的长度改变时，额外片段的长度“负向地”改变相同的量。因此，具有相同长度的所有的信号线和电力线近似地并置使得信号路径有可能自补偿由其长度失配而导致的寄生负载的变化。要求对额外片段的补偿具有沿信号路径的传播延迟。额外片段的长度是已知的，且因此由其导致的额外延迟也可容易地被计算出来。模拟显示，在补偿额外线片段的效应之后，此方法通过使用最小额外片段而提供与理想环形振荡器(其中所有的线具有完全相同的长度)的结果相当接近的结果。\nD.测试芯片\nVI.结果和讨论\nτ的值取决于制造工艺、电源电压和温度。理想地，门的逻辑作用将与工艺参数无关。实际上，类似速度饱和的效应导致逻辑作用随着工艺和操作条件而稍许不同。类似地，寄生电容和电阻随着工艺和环境而不同。已在反相器驱动反相器链中的相同反相器(即，电作用h为1)时测量此基本延迟单位τ。已通过标绘环形振荡器的频率而从测试芯片中测量逻辑作用的参数。这些具有不同扇出的环形振荡器提供延迟与电作用关系以及逻辑作用和寄生延迟的数据。图1用图表展示单个逻辑门的无单位延迟与其电作用h之间的关系。测试芯片可包含布线电容和电阻，其中的许多在模拟中已经被忽略。延迟表现为反相器的电作用的函数。每条线的斜率是逻辑作用g，且每条线在y轴处的截距是相应门的寄生延迟p。所有反相器的逻辑作用都几乎为1.00(如它们将要成为的那样)。寄生延迟相当高，也许包含逻辑布线电容。较大单元的寄生延迟较低(如将预期的那样)，因为较大的单元可利用多指(或折叠)的晶体管和较高的晶体管与线长度比，以获得较低的寄生效应。\n当上升和下降瞬态分别模型化时，可实现较准确的延迟模型。针对特殊逻辑系列，例如动态逻辑和偏斜逻辑，应进行此单独考虑。通过以τ或以扇出4(FO4)反相器延迟(1 FO4 5)的较广泛认可的单位来表达电路的延迟，所提出的延迟模型可预测门性能将如何在较先进的工艺中改进。\nVII.总结\n已经描述了用于估计作为门延迟与互连延迟的组合的延迟的方法和设备，其中线由逻辑门驱动。互连延迟完全取决于刺激信号的斜率。在互连延迟的考虑中，尤其是在其中互连延迟可比门延迟占优势的纳米级电子电路设计中，需要获得寄生折射和电阻屏蔽效应的重要影响。\n延迟估计方法和设备以分析式和定性的分析来提供逻辑作用的概念的高效但简单的扩展。延迟估计模型与实验结果相匹配，误差在±4％以内。此外，本文所描述的延迟模型方法和设备提供对两种线以及不同晶体管的大小如何影响电路延迟的了解。\n如本文所使用，使用术语耦合或连接来表示间接耦合以及直接耦合或连接。在两个或两个以上区块、模块、装置或设备耦合的情况下，在两个经耦合的区块之间可能存在一个或一个以上介入区块。\n结合本文所揭示的实施例描述的各种说明性逻辑区块、模块和电路可用通用处理器、数字信号处理器(DSP)、精简指令集计算机(RISC)处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文描述的功能的任何组合来实施或执行。通用处理器可以是微处理器，但在替代方案中，所述处理器可以是任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一个或一个以上微处理器或任何其它此类配置。\n结合本文所揭示的实施例描述的方法、工艺或算法的步骤可直接在硬件中、在由处理器执行的软件模块中或在所述两者的组合中实施。方法或工艺中的各个步骤或动作可以所示的次序执行，或可以另一次序执行。另外，一个或一个以上工艺或方法步骤可省略，或者一个或一个以上工艺或方法步骤可被添加到所述方法和工艺。可在所述方法和工艺的开始、结束或介入的现有元素中添加额外的步骤、区块或动作。\n提供对所揭示的实施例的以上描述是为了使所属领域的一般技术人员能够制作或使用本发明。所属领域的一般技术人员将容易了解对这些实施例的各种修改，且在不脱离本发明的精神或范围的情况下，本文所界定的一般原理可应用于其它实施例。因此，本发明不希望限于本文展示的实施例，而是应符合与本文所揭示的原理和新颖特征一致的最广范围。\n相关申请案的交叉参考\n本申请案主张2005年9月16日申请的第60/717,595号美国临时申请案的权益，所述临时申请案全文在此以引用的方式并入本文中。