基于令牌桶的模拟总线有效带宽的仿真组件及方法

发明专利有效专利

申请号：
CN201610097607.5
IPC分类号：G06F17/50
申请日期：
2016-02-22
申请人：
烽火通信科技股份有限公司

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著录项信息

专利名称	基于令牌桶的模拟总线有效带宽的仿真组件及方法
申请号	CN201610097607.5	申请日期	2016-02-22
法律状态	暂无	申报国家	中国
公开/公告日	2016-07-13	公开/公告号	CN105760607A
优先权	暂无	优先权号	暂无
主分类号	G06F17/50 ? IPC结构图谱： G 物理 G0 仪器 G06 计算；推算；计数 G06F 电数字数据处理（基于特定计算模型的计算机系统入G06N） G06F17/00 特别适用于特定功能的数字计算设备或数据处理设备或数据处理方法〔6〕 G06F17/50 计算机辅助设计（静态存储的测试电路的设计入G11C 29/54）〔6，8〕	IPC分类号	G;0;6;F;1;7;/;5;0查看分类表>
申请人	烽火通信科技股份有限公司	申请人地址	湖北省武汉市东湖开发区关东工业园烽火路光通信大楼产业大楼二楼变更专利地址、主体等相关变化，请及时变更，防止失效
权利人	武汉飞思灵微电子技术有限公司	当前权利人	武汉飞思灵微电子技术有限公司
发明人	张睿
代理机构	武汉智权专利代理事务所（特殊普通合伙）	代理人	沈林华

摘要

本发明公开了一种基于令牌桶的模拟总线有效带宽的仿真组件及方法，涉及EDA验证技术领域。该仿真组件包括：写侧延迟计算模块、写侧令牌控制模块、读侧延迟计算模块以及读侧令牌控制模块其中，写侧延迟计算模块，用于计算写侧写入一拍数据所需要的延迟周期；写侧令牌控制模块，用于每当延迟写侧计算的延迟周期后，在有写请求时，增加令牌桶内的令牌数量；读侧延迟计算模块，用于计算读侧读出一拍数据所需要的延迟周期；读侧令牌控制模块，用于每当延迟读侧计算的延迟周期后，在有读请求来临且总线可以输出数据时，输出数据并减少令牌桶内的令牌数量。本发明能在精确性、灵活性、重用性以及均匀性方面均满足越来越复杂的总线验证需求。

序号	公开(公告)号	公开(公告)日	申请日	专利名称	申请人
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