终端电阻电路及其控制方法

1.一种终端电阻电路，连接于一存储器模块，该终端电阻电路包括：
一第一传输线，用于在该存储器模块与一第一接垫之间传输数据；
一第一终端电阻，耦接于该第一传输线上的一第一节点；
一第二终端电阻，耦接于该第一节点；
一第一开关电路，耦接于该第一传输线，包括：
一第一开关，耦接于一第一芯片内电源节点及该第一终端电阻之间，并根据一第一控制信号而驱动；及
一第二开关，耦接于该第二终端电阻及一第一芯片内接地节点之间，并根据该第一控制信号而驱动；
一第三终端电阻，耦接于该第一传输线上的一第二节点；
一第四终端电阻，耦接于该第二节点；
一第二开关电路，耦接于该第一传输线，包括：
一第三开关，耦接于一第二芯片内电源节点及该第三终端电阻之间，并根据一第二控制信号而驱动；及
一第四开关，耦接于该第四终端电阻及一第二芯片内接地节点之间，并根据该第二控制信号而驱动；以及
一终端电阻控制逻辑，被配置为将耦接于该第一传输线的该第一开关电路和该第二开关电路分成不同的组，并输出该第一控制信号及该第二控制信号，以控制耦接于该第一传输线的该第一开关电路及该第二开关电路分别根据不同的组在不同时间点分时导通。
2.根据权利要求1所述的终端电阻电路，其中该第一芯片内电源节点连接于该第二芯片内电源节点，并且该第一芯片内接地节点连接于该第二芯片内接地节点。
3.根据权利要求1所述的终端电阻电路，还包括：
一第五电阻，耦接于该第一传输线上的一第三节点；
一第六电阻，耦接于该第三节点；
一第三开关电路，包括：
一第五开关，耦接于一第三芯片内电源节点及该第五电阻之间，并根据一第三控制信号而驱动；及
一第六开关，耦接于该第六电阻及一第三芯片内接地节点之间，并根据该第三控制信号而驱动；
一第七电阻，耦接于该第一传输线上的一第四节点；
一第八电阻，耦接于该第四节点；以及
一第四开关电路，包括：
一第七开关，耦接于一第四芯片内电源节点及该第七电阻之间，并根据一第四控制信号而驱动；及
一第八开关，耦接于该第八电阻及一第四芯片内接地节点之间，并根据该第四控制信号而驱动，
其中该终端电阻控制逻辑还被配置为输出该第三控制信号及该第四控制信号。
4.根据权利要求3所述的终端电阻电路，其中该终端电阻控制逻辑被配置为控制该第一开关电路、该第二开关电路、该第三开关电路及该第四开关电路在不同时间点导通。
5.根据权利要求3所述的终端电阻电路，其中该终端电阻控制逻辑被配置为控制该第一开关电路与该第三开关电路在相同时间点导通，并且控制该第二开关电路与该第四开关电路在相同时间点导通。
6.根据权利要求3所述的终端电阻电路，其中该第一芯片内电源节点连接于该第二芯片内电源节点、该第三芯片内电源节点及该第四芯片内电源节点，并且该第一芯片内接地节点连接于该第二芯片内接地节点、该第三芯片内接地节点及该第四芯片内接地节点。
7.根据权利要求1所述的终端电阻电路，还包括：
一第二传输线，用于在该存储器模块与一第二接垫之间传输数据；
一第九电阻，耦接于该第二传输线上的一第五节点；
一第十电阻，耦接于该第五节点；
一第五开关电路，包括：
一第九开关，耦接于一第五芯片内电源节点及该第九电阻之间，并根据一第五控制信号而驱动；及
一第十开关，耦接于该第十电阻及一第五芯片内接地节点之间，并根据该第五控制信号而驱动；
一第十一电阻，耦接于该第二传输线上的一第六节点；
一第十二电阻，耦接于该第六节点；
一第六开关电路，包括：
一第十一开关，耦接于一第六芯片内电源节点及该第十一电阻之间，并根据一第六控制信号而驱动；及
一第十二开关，耦接于该第十二电阻及一第六芯片内接地节点之间，并根据该第六控制信号而驱动，
其中该终端电阻控制逻辑还被配置为输出该第五控制信号及该第六控制信号，以控制该第一开关电路、该第二开关电路、该第五开关电路及该第六开关电路在不同时间点导通。
8.根据权利要求7所述的终端电阻电路，其中该第一芯片内电源节点连接于该第二芯片内电源节点，该第五芯片内电源节点连接于该第六芯片内电源节点，该第一芯片内接地节点连接于该第二芯片内接地节点，并且该第五芯片内接地节点连接于该第六芯片内接地节点。
9.一种终端电阻电路的控制方法，适用于一存储器模块，该控制方法包括：
设置连接于该存储器模块的一终端电阻电路，该终端电阻电路包括：
一第一传输线，用于在该存储器模块与一第一接垫之间传输数据；
一第一终端电阻，耦接于该第一传输线上的一第一节点；
一第二终端电阻，耦接于该第一节点；
一第一开关电路，耦接于该第一传输线，包括：
一第一开关，耦接于一第一芯片内电源节点及该第一终端电阻之间，并根据一第一控制信号而驱动；及
一第二开关，耦接于该第二终端电阻及一第一芯片内接地节点之间，并根据该第一控制信号而驱动；
一第三终端电阻，耦接于该第一传输线上的一第二节点；
一第四终端电阻，耦接于该第二节点；
一第二开关电路，耦接于该第一传输线，包括：
一第三开关，耦接于一第二芯片内电源节点及该第三终端电阻之间，并根据一第二控制信号而驱动；及
一第四开关，耦接于该第四终端电阻及一第二芯片内接地节点之间，并根据该第二控制信号而驱动；
配置一终端电阻控制逻辑将耦接于该第一传输线的该第一开关电路和该第二开关电路分成不同的组，并输出该第一控制信号及该第二控制信号，以控制耦接于该第一传输线的该第一开关电路及该第二开关电路分别根据不同的组在不同时间点分时导通。
10.根据权利要求9项所述的终端电阻电路的控制方法，其中该第一芯片内电源节点连接于该第二芯片内电源节点，并且该第一芯片内接地节点连接于该第二芯片内接地节点。

终端电阻电路及其控制方法\n技术领域\n[0001] 本发明涉及一种终端电阻电路及其控制方法，特别是涉及一种具有分时导通机制的终端电阻电路及其控制方法。\n背景技术\n[0002] 传统的动态随机存取存储器(Dynamic Random Access Memory，DRAM)模块通常包括终端电阻(on‑die termination,ODT)，该终端电阻用于信号线的阻抗匹配，并降低信号失真。传统的终端电阻通常耦接至参考电压，例如接地电压。\n[0003] 在现有存储器中，当控制器进行读取时，会先将ODT(On‑Die‑Termination)打开，使DDR3/LPDDR2/LPDDR3的数据信号脚位DQ/DQS/DQS#停留在1/2VDD准位，DDR4停在VDD准位，LPDDR4停在VSS准位，当打开ODT一瞬间会因同时打开造成同时驱动电流而造成芯片内电源节点的电压或芯片内接地节点的电压跳动。\n[0004] 具体来说，由于外部电源节点与芯片内电源节点之间会有封装电源电感存在，且在外部接地节点与芯片内接地节点之间亦会有封装接地电感存在，其电压差异如下式(1)、(2)所示：\n[0005] V‑V’＝Lp(di/dt)……式(1)\n[0006] G’‑G＝Lg(di/dt)……式(2)\n[0007] 其中，V为外部电源节点电位，V’为芯片内电源节点电位，G为外部接地节点电位，G’为芯片内接地节点电位，Lp为封装电源电感值，Lg为封装接地电感，i为电流，t为时间，由上述可知，ODT启动时会因封装电源电感及封装接地电感而造成芯片内电源节点的电压或芯片内接地节点的电压跳动，影响存储器模块的运作。\n[0008] 故，如何通过终端电阻电路控制机制设计的改良，来降低芯片内电源节点的电压或芯片内接地节点的电压跳动，并克服上述的缺陷，已成为该项事业所欲解决的重要课题之一。\n发明内容\n[0009] 本发明所要解决的技术问题在于，针对现有技术的不足提供一种终端电阻电路及其控制方法。\n[0010] 为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种终端电阻电路，连接于存储器模块，其包括第一传输线、第一终端电阻、第二终端电阻、第一开关电路、第三终端电阻、第四终端电阻、第二开关电路及终端电阻控制逻辑。第一传输线用于在存储器模块与第一接垫之间传输数据。第一终端电阻耦接于第一传输线上的第一节点。第二终端电阻耦接于第一节点。第一开关电路包括第一开关及第二开关，第一开关耦接于第一芯片内电源节点及第一终端电阻之间，并根据第一控制信号而驱动，第二开关耦接于第二终端电阻及第一芯片内接地节点之间，并根据第一控制信号而驱动。第三终端电阻，耦接于第一传输线上的第二节点。第四终端电阻，耦接于第二节点。第二开关电路包括第三开关及第四开关，第三开关耦接于第二芯片内电源节点及第三终端电阻之间，并根据第二控制信号而驱动，第四开关耦接于第四终端电阻及第二芯片内接地节点之间，并根据第二控制信号而驱动。终端电阻控制逻辑被配置为输出第一控制信号及第二控制信号，以控制第一开关电路及第二开关电路在不同时间点导通。\n[0011] 为了解决上述的技术问题，本发明所采用的另外一技术方案是，提供一种终端电阻电路的控制方法，适用于存储器模块，控制方法包括：设置连接于该存储器模块的终端电阻电路，终端电阻电路包括第一传输线、第一终端电阻、第二终端电阻、第一开关电路、第三终端电阻、第四终端电阻、第二开关电路及终端电阻控制逻辑。第一传输线用于在存储器模块与第一接垫之间传输数据。第一终端电阻耦接于第一传输线上的第一节点。第二终端电阻耦接于第一节点。第一开关电路包括第一开关及第二开关，第一开关耦接于第一芯片内电源节点及第一终端电阻之间，并根据第一控制信号而驱动，第二开关耦接于第二终端电阻及第一芯片内接地节点之间，并根据第一控制信号而驱动。第三终端电阻，耦接于第一传输线上的第二节点。第四终端电阻，耦接于第二节点。第二开关电路包括第三开关及第四开关，第三开关耦接于第二芯片内电源节点及第三终端电阻之间，并根据第二控制信号而驱动，第四开关耦接于第四终端电阻及第二芯片内接地节点之间，并根据第二控制信号而驱动。终端电阻控制逻辑被配置为输出第一控制信号及第二控制信号，以控制第一开关电路及第二开关电路在不同时间点导通。控制方法还包括配置终端电阻控制逻辑输出第一控制信号及第二控制信号，以控制第一开关电路及第二开关电路在不同时间点导通。\n[0012] 为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与图式，然而所提供的图式仅用于提供参考与说明，并非用来对本发明加以限制。\n附图说明\n[0013] 图1为根据本发明第一实施例的终端电阻电路的电路图。\n[0014] 图2为本发明第一实施例的同时导通及分时导通的总电流及芯片内电源节点电位对时间的曲线图。\n[0015] 图3为根据本发明第二实施例的终端电阻电路的电路图。\n[0016] 图4为本发明第二实施例的同时导通及分时导通的总电流及芯片内电源节点电位对时间的曲线图。\n[0017] 图5为根据本发明第三实施例的终端电阻电路的电路图。\n[0018] 图6为本发明第四实施例的终端电阻电路的控制方法的流程图。\n具体实施方式\n[0019] 以下是通过特定的具体实施例来说明本发明所公开有关“终端电阻电路及其控制方法”的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。\n本发明可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的构思下进行各种修改与变更。另外，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明的保护范围。\n[0020] 应当可以理解的是，虽然本文中可能会使用到“第一”、“第二”、“第三”等术语来描述各种组件或者信号，但这些组件或者信号不应受这些术语的限制。这些术语主要是用以区分一组件与另一组件，或者一信号与另一信号。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。\n[0021] [第一实施例]\n[0022] 参阅图1所示，图1为根据本发明第一实施例的终端电阻电路的电路图。本发明第一实施例提供一种终端电阻电路1，连接于存储器模块100，其包括第一传输线L1、第一终端电阻R11、第二终端电阻R12、第一开关电路S1、第三终端电阻R21、第四终端电阻R22、第二开关电路S2及终端电阻控制逻辑102。\n[0023] 第一传输线L1用于在存储器模块100与第一接垫PAD1之间传输数据。第一终端电阻R11耦接于第一传输线L1上的第一节点N1。第二终端电阻R12耦接于第一节点N1。第一开关电路S1包括第一开关S11及第二开关S12，第一开关S11耦接于第一芯片内电源节点VDD1及第一终端电阻S11之间，并根据第一控制信号ODT_S1而驱动，第二开关S12耦接于第二终端电阻R12及第一芯片内接地节点VSS1之间，并同样根据第一控制信号ODT_S1而驱动。\n[0024] 较佳者，第三终端电阻R21耦接于第一传输线L1上的第二节点N2。第四终端电阻R22，耦接于第二节点N2。第二开关电路S2包括第三开关S21及第四开关S22，第三开关S21耦接于第二芯片内电源节点VDD2及第三终端电阻R21之间，并根据第二控制信号ODT_S2而驱动，而第四开关S22耦接于第四终端电阻R22及第二芯片内接地节点VSS2之间，并同样根据第二控制信号ODT_S2而驱动。其中，第一芯片内电源节点VDD1与第二芯片内电源节点VDD2可连接于相同电源，且第一芯片内接地节点VSS1与第二芯片内接地节点VSS2可连接于相同接地端。\n[0025] 此外，终端电阻电路1还包括终端电阻控制逻辑102，被配置为输出第一控制信号ODT_S1及第二控制信号ODT_S2，以控制第一开关电路S1及第二开关电路S2在不同时间点导通。第一开关电路S1及第二开关电路S2可包括，但不限于，P型金属氧化物半导体场效晶体管(PMOSFET)、N型金属氧化物半导体场效晶体管(NMOSFET)及传输闸(Transmission Gate)。\n[0026] 详细而言，终端电阻(ODT)控制逻辑102可配置有外部ODT脚位，当ODT使能(enable)信号施加到设置在存储器芯片外部的外部ODT脚位时，ODT使能信号可传输到设置在存储器芯片内部的ODT控制逻辑102。ODT控制逻辑102可根据在扩展模式缓存器组(EMRS)中设置的目标电阻产生第一控制信号ODT_S1及第二控制信号ODT_S2。终端电阻控制逻辑\n102可为，或包括于存储器控制器，其用于管理与规划从存储器到处理器间传输速度的总线电路控制器。存储器控制器可为单一芯片，或整合到相关的大型芯片中，其可例如为微处理器或北桥内建的存储器控制器。\n[0027] 当施加第一控制信号ODT_S1及第二控制信号ODT_S2时，根据第一控制信号ODT_S1及第二控制信号ODT_S2的逻辑状态，驱动第一开关电路S1及第二开关电路S2，并根据预定的终端电阻值来终止(terminate)第一接垫PAD1。此处，存储器模块100的DQ、DQS、/DQS等脚位都可以被终止。此方式的优势在于，可省去主板上的终端电阻等电子组件，因此可大幅降低电路板的制造成本，并且也使主板的设计能更加简洁。再者，由于可以迅速的开启和关闭空闲的存储器芯片，在很大程度上减少了存储器闲置时的功率消耗。另外，由芯片内部进行终止将比由主板进行终止更及时有效，从而减少了存储器的延迟等待时间。这也使得进一步提高存储器，例如提高DDR2、DDR3(L)、DDR4、LPDDR2/3/4等存储器的工作频率成为可能。\n[0028] 请进一步参阅图2所示，其为本发明第一实施例的同时导通及分时导通的总电流及芯片内电源节点电位对时间的曲线图。如图所示，Ia代表第一开关电路S1及第二开关电路S2在时间1T内同时导通的总电流，Ib代表第一开关电路S1及第二开关电路S2在时间2T内分时导通的总电流，V’为芯片内电源节点电位。依据上述式(1)、(2)，可知当第一终端电阻R11、第二终端电阻R12、第三终端电阻R21及第四终端电阻R22进行分组并分时导通后，可降低ODT开启时的di/dt值，而进一步减少L(p/g)*di/dt所形成芯片内电源节点的电压或芯片内接地节点的电压跳动，进而维持第一传输线L1在存储器模块100与第一接垫PAD1之间传输数据时的恒定电压。其中，可以对第一开关电路S1及第二开关电路S2的导通时间进行调整，例如两者可为固定时间差或者不同时间差。\n[0029] [第二实施例]\n[0030] 请参阅图3所示，图3为根据本发明第二实施例的终端电阻电路的电路图。本发明第二实施例另外提供一种终端电阻电路1，其基于图1的终端电阻电路1进行变化，故省略重复叙述。在此实施例中，终端电阻电路1还包括第五电阻R31、第六电阻R32、第三开关电路S3、第七电阻R41、第八电阻R42及第四开关电路S4。\n[0031] 进一步而言，第五电阻R31耦接于第一传输线L1上的第三节点N3，且第六电阻R32亦耦接于此第三节点N3。第七电阻R41耦接于第一传输线L1上的第四节点N4，第八电阻R42亦耦接于第四节点。\n[0032] 此外，终端电阻电路1还包括第三开关电路S3及第四开关电路S4。第三开关电路S3包括第五开关S31及第六开关S32，第五开关S31耦接于第三芯片内电源节点VDD3及第五电阻R31之间，并根据第三控制信号ODT_S3而驱动。另一方面，第六开关S32耦接于第六电阻R32及第三芯片内接地节点VSS之间，并根据第三控制信号ODT_S3而驱动。\n[0033] 第四开关电路S4包括第七开关S41及第八开关S42。第七开关S41耦接于第四芯片内电源节点VDD4及第七电阻R41之间，并根据第四控制信号ODT_S4而驱动，且第八开关S42耦接于第八电阻R42及第四芯片内接地节点VSS之间，并同样根据第四控制信号ODT_S4而驱动。\n[0034] 第三开关电路S3及第四开关电路S4可包括，但不限于，P型金属氧化物半导体场效晶体管(PMOSFET)、N型金属氧化物半导体场效晶体管(NMOSFET)及传输闸(Transmission Gate)。\n[0035] 其中，终端电阻控制逻辑102还被配置为输出第三控制信号ODT_S3及第四控制信号ODT_S4。类似的，当施加第三控制信号ODT_S3及第四控制信号ODT_S4时，根据第三控制信号ODT_S3及第四控制信号ODT_S4的逻辑状态，驱动第三开关电路S3及第四开关电路S4，并根据预定的终端电阻值来终止(terminate)第一接垫PAD1。此处，存储器模块100的DQ、DQS、/DQS等脚位都可以被终止。\n[0036] 在本实施例中，可以不同分组来操作第一开关电路S1、第二开关电路S2、第三开关电路S3及第四开关电路S4的导通时间点。举例而言，终端电阻控制逻辑102可被配置为控制第一开关电路S1、第二开关电路S2、第三开关电路S3及第四开关电路S4在不同时间点导通，亦即，分为四组导通。\n[0037] 另一方面，终端电阻控制逻辑102可被配置为控制第一开关电路S1与第三开关电路S3在相同时间点导通，且控制第二开关电路S2与第四开关电路S4在相同时间点导通，亦即，分为两组导通。\n[0038] 请进一步参阅图4所示，其为本发明第二实施例的同时导通及分时导通的总电流及芯片内电源节点电位对时间的曲线图。如图所示，I代表各状况下的总电流。依据上述式(1)、(2)，可知当各终端电阻进行分组并分时导通后，可降低ODT开启时的di/dt值，而进一步减少L(p/g)*di/dt所形成芯片内电源节点的电压或芯片内接地节点的电压跳动，进而维持第一传输线L1在存储器模块100与第一接垫PAD1之间传输数据时的恒定电压。\n[0039] 其中，第一开关电路S1、第二开关电路S2、第三开关电路S3及第四开关电路S4可分为两组或四组导通，且可以对第一开关电路S1、第二开关电路S2、第三开关电路S3及第四开关电路S4的导通时间进行调整，例如两者可为固定时间差或者不同时间差，并且，由于分组数量越多，将会需要越多时间来完成ODT的开启，因此，用户可根据存储器芯片设计，并参考外部电源节点与芯片内电源节点之间的封装电源电感值，以及外部接地节点与芯片内接地节点之间的封装接地电感值所产生的电压跳动情形，来决定需要的延迟时间以及分组数量。\n[0040] [第三实施例]\n[0041] 请参阅图5所示，图5为根据本发明第三实施例的终端电阻电路的电路图。本发明第三实施例另外提供一种终端电阻电路1，其基于图1的终端电阻电路1进行变化，故省略重复叙述。在此实施例中，终端电阻电路1还包括第二传输线L2、第九电阻R51、第十电阻R52、第五开关电路S5、第十一电阻R61、第十二电阻R62及第六开关电路S6。\n[0042] 第二传输线L2用于在存储器模块100与第二接垫PAD2之间传输数据。第九电阻R51耦接于第二传输线L2上的第五节点N5，第十电阻R52亦耦接于第五节点N5。第十一电阻R61耦接于第二传输线L2上的第六节点N6，第十二电阻R62亦耦接于第六节点N6。\n[0043] 第五开关电路S5包括第九开关S51及第十开关S52，第九开关S51耦接于第五芯片内电源节点VDD5及第九电阻R51之间，并根据第五控制信号ODT_S5而驱动。第十开关S52耦接于第十电阻R52及第五芯片内接地节点VSS5之间，并同样根据第五控制信号ODT_S5而驱动。\n[0044] 另一方面，第六开关电路S6包括第十一开关S61及第十二开关S62，第十一开关S61耦接于第六芯片内电源节点VDD6及第十一电阻R61之间，并根据第六控制信号ODT_S6而驱动。第十二开关S62耦接于第十二电阻R62及第六芯片内接地节点VSS6之间，并同样根据第六控制信号ODT_S6而驱动。\n[0045] 此处，第一芯片内电源节点VDD1与第二芯片内电源节点VDD2可连接于相同电源，第五芯片内电源节点VDD5与第六芯片内电源节点VDD6可连接于相同电源，第一芯片内接地节点VSS1与第二芯片内接地节点VSS2可连接于相同接地端，且第五芯片内接地节点VSS5与第六芯片内接地节点VSS6可连接于相同接地端。\n[0046] 其中，终端电阻控制逻辑102还被配置为输出第五控制信号ODT_S5及第六控制信号ODT_S6，以控制第一开关电路S1、第二开关电路S2、第五开关电路S5及第六开关电路S6在不同时间点导通。\n[0047] 第五开关电路S5及第六开关电路S6可包括，但不限于，P型金属氧化物半导体场效晶体管(PMOSFET)、N型金属氧化物半导体场效晶体管(NMOSFET)及传输闸(Transmission Gate)。\n[0048] 类似的，当施加第一控制信号ODT_S1及第二控制信号ODT_S2时，根据第一控制信号ODT_S1及第二控制信号ODT_S2的逻辑状态，驱动第一开关电路S1及第二开关电路S2，并根据预定的终端电阻值来终止(terminate)第一接垫PAD1。而当施加第五控制信号ODT_S5及第六控制信号ODT_S6时，根据第五控制信号ODT_S5及第六控制信号ODT_S6的逻辑状态，驱动第五开关电路S5及第六开关电路S6，并根据预定的终端电阻值来终止(terminate)第二接垫PAD2。此处，存储器模块100的DQ、DQS、/DQS等脚位都可以被终止。\n[0049] 依据上述式(1)、(2)，可知当各终端电阻进行分组并分时导通后，可降低ODT开启时的di/dt值，而进一步减少L(p/g)*di/dt所形成芯片内电源节点的电压或芯片内接地节点的电压跳动，进而维持第一传输线L1在存储器模块100与第一接垫PAD1之间传输数据时的恒定电压，以及维持第二传输线L2在存储器模块100与第二接垫PAD2之间传输数据时的恒定电压。\n[0050] 需要说明的是，上述各实施例中，各传输线所连接的终端电阻数量并不限于实施例中所提供的数量。\n[0051] [第四实施例]\n[0052] 请参阅图6，其为本发明第四实施例的终端电阻电路的控制方法的流程图。本实施例提供一种终端电阻电路的控制方法，其适用于上述第一实施例至第三实施例，且不限于流程图中所示的顺序。\n[0053] 本发明的终端电阻电路的控制方法，适用于存储器模块，控制方法包括：\n[0054] 步骤S100：设置连接于存储器模块的终端电阻电路。\n[0055] 详细而言，终端电阻电路可包括上述第一实施例至第三实施例的终端电阻电路，因此不在此赘述。\n[0056] 步骤S102：依据芯片的外部电源节点与芯片内电源节点之间的封装电源电感值，以及外部接地节点与芯片内接地节点之间的封装接地电感值所产生的电压跳动情形，来决定多个开关电路的分组方式及导通时间。\n[0057] 步骤S104：配置终端电阻控制逻辑输出控制信号，以依据多个开关电路的分组方式及导通时间，控制多个开关电路在不同时间点导通。\n[0058] [实施例的有益效果]\n[0059] 本发明的其中一有益效果在于，本发明所提供的终端电阻电路及其控制方法，其能通过将各终端电阻进行分组并进行分时导通控制，来降低ODT开启时的电流对时间变化值，而进一步减少封装内部电源电感或封装内部接地节点电感所形成芯片内电源节点的电压或芯片内接地节点的电压跳动，进而维持各传输线在存储器模块与接垫之间传输数据时的恒定电压。\n[0060] 另外，多个开关电路可划分为多组进行导通控制，且可以对各开关电路的导通时间进行调整。并且用户可根据存储器芯片设计，并参考外部电源节点与芯片内电源节点之间的封装电源电感值，以及外部接地节点与芯片内接地节点之间的封装接地电感值所产生的电压跳动情形，来决定需要的延迟时间以及分组数量。\n[0061] 以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的申请专利范围，所以凡是运用本发明说明书及图式内容所做的等效技术变化，均包含于本发明的申请专利范围内。\n[0062] 【符号说明】\n[0063] 终端电阻电路：1\n[0064] 存储器模块：100\n[0065] 终端电阻控制逻辑：102\n[0066] 总电流：I、Ia、Ib\n[0067] 第一传输线：L1\n[0068] 第二传输线：L2\n[0069] 第一节点：N1\n[0070] 第二节点：N2\n[0071] 第三节点：N3\n[0072] 第四节点：N4\n[0073] 第五节点：N5\n[0074] 第六节点：N6\n[0075] 第一控制信号：ODT_S1\n[0076] 第二控制信号：ODT_S2\n[0077] 第三控制信号：ODT_S3\n[0078] 第四控制信号：ODT_S4\n[0079] 第五控制信号：ODT_S5\n[0080] 第六控制信号：ODT_S6\n[0081] 第一接垫：PAD1\n[0082] 第二接垫：PAD2\n[0083] 第一终端电阻：R11\n[0084] 第二终端电阻：R12\n[0085] 第三终端电阻：R21\n[0086] 第四终端电阻：R22\n[0087] 第五终端电阻：R31\n[0088] 第六终端电阻：R32\n[0089] 第七终端电阻：R41\n[0090] 第八终端电阻：R42\n[0091] 第九终端电阻：R51\n[0092] 第十终端电阻：R52\n[0093] 第十一终端电阻：R61\n[0094] 第十二终端电阻：R62\n[0095] 第一开关电路：S1\n[0096] 第一开关：S11\n[0097] 第二开关：S12\n[0098] 第二开关电路：S2\n[0099] 第三开关：S21\n[0100] 第四开关：S22\n[0101] 第三开关电路：S3\n[0102] 第五开关：S31\n[0103] 第六开关：S32\n[0104] 第四开关电路：S4\n[0105] 第七开关：S41\n[0106] 第八开关：S42\n[0107] 第五开关电路：S5\n[0108] 第九开关：S51\n[0109] 第十开关：S52\n[0110] 第六开关电路：S6\n[0111] 第十一开关：S61\n[0112] 第十二开关：S62\n[0113] 时间：T\n[0114] 芯片内电源节点电位：V’\n[0115] 第一芯片内电源节点：VDD1\n[0116] 第二芯片内电源节点：VDD2\n[0117] 第三芯片内电源节点：VDD3\n[0118] 第四芯片内电源节点：VDD4\n[0119] 第五芯片内电源节点：VDD5\n[0120] 第六芯片内电源节点：VDD6\n[0121] 第一芯片内接地节点：VSS1\n[0122] 第二芯片内接地节点：VSS2\n[0123] 第三芯片内接地节点：VSS3\n[0124] 第四芯片内接地节点：VSS4\n[0125] 第五芯片内接地节点：VSS5\n[0126] 第六芯片内接地节点：VSS6。