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半导体器件的形成方法

发明专利有效专利
  • 申请号:
    CN201910130646.4
  • IPC分类号:H01L21/8234
  • 申请日期:
    2019-02-21
  • 申请人:
    中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
著录项信息
专利名称半导体器件的形成方法
申请号CN201910130646.4申请日期2019-02-21
法律状态实质审查申报国家中国
公开/公告日2020-08-28公开/公告号CN111599755A
优先权暂无优先权号暂无
主分类号H01L21/8234
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IPC结构图谱:
IPC分类号H;0;1;L;2;1;/;8;2;3;4查看分类表>
申请人中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司申请人地址
上海市浦东新区中国(上海)自由贸易试验区张江路18号 变更 专利地址、主体等相关变化,请及时变更,防止失效
权利人中芯国际集成电路制造(上海)有限公司,中芯国际集成电路制造(北京)有限公司当前权利人中芯国际集成电路制造(上海)有限公司,中芯国际集成电路制造(北京)有限公司
发明人余仁旭
代理机构上海德禾翰通律师事务所代理人暂无
摘要
本发明公开了一种半导体器件的形成方法,包括提供半导体衬底,半导体衬底上形成有包括第Ⅰ区和第Ⅱ区的鳍部,鳍部顶部形成有伪栅;形成覆盖伪栅侧壁的第一侧墙;在第Ⅰ区伪栅两侧的鳍部内形成第一源/漏区;形成覆盖第一源/漏区的第一保护层;在第Ⅱ区伪栅两侧鳍部内形成第二源/漏区;形成覆盖第二源/漏区和第一保护层的第二保护层;刻蚀形成于第Ⅰ区上方的保护层,使第Ⅰ区上方余下保护层的厚度与位于第Ⅱ区的第二保护层的厚度相适应;和再同步刻蚀第Ⅰ区和第Ⅱ区上方的保护层,同步暴露第一源/漏区和第二源/漏区。同步暴露不同区域的源/漏区,能够避免某一源/漏区被过度刻蚀,提高了半导体器件的性能。

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