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源/漏区抬高的顶栅自对准薄膜晶体管及其制作方法

发明专利有效专利
  • 申请号:
    CN201310233629.6
  • IPC分类号:H01L21/34;H01L21/28;H01L29/786
  • 申请日期:
    2013-06-13
  • 申请人:
    北京大学深圳研究生院
著录项信息
专利名称源/漏区抬高的顶栅自对准薄膜晶体管及其制作方法
申请号CN201310233629.6申请日期2013-06-13
法律状态授权申报国家中国
公开/公告日2013-10-09公开/公告号CN103346093A
优先权暂无优先权号暂无
主分类号H01L21/34IPC分类号H;0;1;L;2;1;/;3;4;;;H;0;1;L;2;1;/;2;8;;;H;0;1;L;2;9;/;7;8;6查看分类表>
申请人北京大学深圳研究生院申请人地址
广东省深圳市南山区西丽镇深圳大学城北京大学校区 变更 专利地址、主体等相关变化,请及时变更,防止失效
权利人北京大学深圳研究生院当前权利人北京大学深圳研究生院
发明人张盛东;迟世鹏;肖祥
代理机构北京君尚知识产权代理事务所(普通合伙)代理人余长江
摘要
本发明提供一种源/漏区抬高的顶栅自对准结构的薄膜晶体管及其制作方法,在玻璃或柔性衬底上依次形成氧化物半导体有源层、栅介质层和栅电极,为减少短波长光照对薄膜晶体管关态特性的影响,氧化半导体有源层的厚度为5-20纳米;然后以栅电极为阻挡层刻蚀栅介质,使栅极对应的有源层为沟道区,两侧的有源层分别为源区和漏区,实现自对准;然后淀积低电阻率的导电薄膜,经过光刻、剥离或腐蚀后形成抬高的源区和漏区。本发明采用薄沟道并抬高源/漏区,既降低了光照对沟道的影响又减小了源区和漏区的电阻,提高了薄膜晶体管的性能。

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