一种集成电路和测试集成电路的复位操作方法

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技术领域\n本发明涉及集成电路测试领域。更具体地说，本发明涉及集成 电路的复位功能的测试。\n背景技术\n集成电路一旦制造之后，测试它们对正常操作而言是很重要的。 随着集成电路日趋复杂，为了正确检查集成电路的功能性是否达到 足够程度而需要执行的测试范围也明显增加。这些问题与系统集成 芯片(system-on-chip)设计这一趋势是相联系的，这种设计中，将可能 由不同来源设计和提供的多个功能单元组合在单个集成电路上。集 成电路封装所提供的可用输入和输出引脚的数目限制了可对该集成 电路封装内用于测试的点进行的访问。\n一种增强测试集成电路的能力的方法是采用串行测试扫描链， 如IEEE JTAG标准中提出的那些。串行测试扫描链可用于向深藏在 集成电路内的点扫描输入测试矢量，施加这些测试矢量并收集结果 值，然后可分析结果值以确认正确操作。虽然扫描链方法具有显著 的优点，而且非常适合于系统集成芯片设计，其中不同的部分可以 配备各自的串行测试扫描链，但在尝试测试正确复位操作时遇到困 难。\n串行测试扫描链技术以与控制时钟信号同步的方式扫描输入数 据，施加数据并捕获数据。这种同步类型的测试操作相当适合于测 试那些是同步类型的正常操作。但是，尝试测试通常为集成电路的 异步类型的操作时就存在问题。这类异步类型的操作的一个很重要 的实例是对异步复位信号的响应。常见的是，集成电路内的电路部 分响应异步施加的复位信号来将其状态重新初始化。不正确的复位 操作在集成电路中是一个严重故障，严格地测试异步复位操作是很 重要的。实现这一点的一种方法是引出(route out)各个电路部分的复 位引脚，使得这可用于测试该电路部分的复位操作。但是，如上所 述，集成电缆封装所提供的引脚数目是系统设计中的常见限制因素， 分配这些宝贵的输入/输出引脚来用于制造测试操作是不希望的。再 者，随着采用不同来源而可能各受各自复位信号控制的多个电路部 分/宏单元的系统集成芯片设计的使用增加，此方法可能导致需要纯 粹为制造测试目的而在电路封装上表现出多个外部复位引脚。\n发明内容\n从一个方面来看，本发明提供一种集成电路，它包括：\n电路部分，其中具有至少一个电路部分锁存器，用来存储在所 述电路部分接收到复位信号时被复位至预定复位值的信号值；以及\n一个或多个串行测试扫描链，它们各具有多个扫描链单元，所 述串行测试扫描链中至少一个用来作为对所述电路部分的正确操作 的测试的一部分，存储测试信号并且将测试信号加到所述电路部分， 所述测试信号在扫描使能信号的控制下以与时钟信号同步的方式加 到所述电路部分；其中\n所述串行测试扫描链包括复位信号生成扫描链单元，可用于在 存储预定的复位信号值时，在所述扫描使能信号的控制下，以与所 述时钟信号不相关并且与之异步的方式生成所述复位信号。\n本发明认为，虽然扫描使能信号和时钟信号通常同步地作用以 施加测试信号，但是扫描使能可以与经过修改的用于生成复位信号 的扫描链单元相结合使用，从而在与时钟信号异步的时间生成复位 信号，由此检查受到测试的电路部分的异步复位操作。所述系统可 以包含一个或多个扫描链(通常为多个，但是小型设计可能仅有单个 扫描链)。\n应当理解，虽然受到复位操作测试的电路部分可以采用许多不 同形式，也可以是整个集成电路，但是当受到复位测试的电路部分 是宏单元电路部分时，本发明尤其有用。这种宏单元电路部分通常 具有各自特定的复位操作，需要适当测试。当宏单元是微处理器时， 复位操作的测试特别有价值，因为微处理器是一种可能由于系统崩 溃而被适当考虑需要复位操作的电路元件。\n在系统集成芯片设计的环境中，本发明特别有用，其中，串行 测试扫描链可方便地设置成包围电路部分的边界测试扫描链的形 式。电路部分及其相关的边界测试扫描链通常由特定的供应商提供， 因此，将复位测试机构封装在这种提供的元件内是非常方便的。\n扫描链单元可以包括存储锁存器，它们在时钟信号周期内的固 定点上更新。这提供了正常同步类型操作的扫描链测试。在复位信 号生成扫描链单元的最佳实施例中，该单元内的存储锁存器被安排 成存储一种信号，该信号的值也由扫描使能信号所控制的门逻辑来 选通。由此，可以将生成复位信号所需的信号值装入复位信号生成 扫描链单元，但是阻止其加到电路部分，直到扫描使能信号的适当 变化将其释放。可以与时钟信号异步地控制扫描使能信号，以便将 复位信号以与时钟信号异步的方式释放到电路部分，从而实现改进 的复位操作测试。\n从另一个方面来看，本发明提供一种测试集成电路的复位操作 的方法，所述集成电路具有电路部分，所述电路部分包括至少一个 电路部分锁存器，用以存储在所述电路部分接收到复位信号时被复 位至预定复位值的信号值；以及一个或多个各具有多个扫描链单元 的串行测试扫描链，所述串行测试扫描链中至少一个用以作为对所 述电路部分正确操作的测试的一部分，存储测试信号并且将测试信 号加到所述电路部分，所述测试信号在扫描使能信号的控制下，以 与时钟信号同步的方式加到所述电路部分，所述方法包括如下步骤：\n将预定的复位信号值存储在所述串行测试扫描链内的复位信号 生成扫描链单元中；以及\n在所述扫描使能信号的控制下，以与所述时钟信号不相关且与 之异步的方式，根据所述预定的复位信号值生成所述复位信号。\n附图说明\n参考附图，仅以举例的方式描述本发明的实施例，其中：\n图1示意地说明包含多个宏单元的系统集成芯片设计；\n图2说明边界扫描单元；\n图3说明用于控制图2的边界扫描单元的时钟信号和扫描使能 信号；\n图4说明复位信号生成扫描链单元；\n图5和图6示意地说明图4的电路操作；以及\n图7示意地说明当测试异步复位时、扫描使能信号和时钟信号 之间不同的可能关系。\n具体实施方式\n图1说明包括多个宏单元4、6、8的集成电路2。这些宏单元中 的每一个可以提供集成电路2的不同功能性，而且可以由不同的供 应商设计和支持。宏单元8是微处理器核心且被边界扫描单元链10 包围。在微处理器8内，有多个锁存器12，它们存储在复位信号的 正常正确操作期间被强制为预定复位信号值的信号值。通过迫使这 些锁存器中的每一个处于这个预定复位信号状态，微处理器8就可 以被置于已知复位状态，从该状态可以安全地重新开始处理。正常 操作中的复位信号可以与控制集成电路2操作的其它信号中任一个 异步地提供，因此，复位信号的正确操作也应该以异步方式测试， 这是很重要的。一旦测试期间以异步方式施加复位信号，存储在锁 存器12中的信号值就可以被扫描出来，以便检查正确操作。\n边界扫描单元链10是由多个串联连接的扫描链单元构成的，它 可以依据IEEE JTAG标准来控制，并安排在微处理器8的周边。扫 描链单元用于将测试信号加到微处理器8并从其中捕获结果信号。\n图2说明标准边界扫描单元的一种可能形式。锁存器14设在扫 描链单元内，可用于存储要加到受测试的电路部分的值或者从受测 试的电路部分捕获值。当最好以串行方式将信号值移位到扫描单元 链或从扫描单元链中恢复它们时，扫描使能信号用于切换复用器16 以便依次互连扫描链单元。锁存器14被设置为在加到锁存器14的 时钟信号的上升沿更新它的值。因此，在时钟信号的每个上升沿， 各个锁存器14内保存的信号值整体地被提前一位而进出扫描单元 链。另一个复用器18被设置为在没有进行测试操作时整个地旁路扫 描单元，它由测试使能信号控制。\n图3是说明图2的电路操作的信号示意图。锁存器14在时钟信 号的每个上升沿被更新。当扫描使能信号为高电平时，时钟信号的 上升沿将触发整个扫描单元链的串行移位。当扫描使能信号为低电 平时，若此单元是专用于信号捕获的，则时钟信号的上升沿将触发 从受测试的电路部分捕获信号值。当将新的信号值存储在与时钟信 号同步的锁存器14内时，它们被加到受测试的电路部分。\n图4说明复位信号生成扫描链单元20。此复位信号生成扫描链 单元20是通过包含“或”门22而从图2所示中修改的。“或”门22 用于对锁存器14内存储的信号进行选通，利用扫描使能值，将该信 号或者作为复位信号施加或者不作为复位信号施加。复位信号生成 扫描链单元20所生成的复位信号是低电平有效的，因此，如果扫描 使能信号为高电平，则“或”门22的作用会使复位信号保持为无效， 而不管锁存器14内存储什么信号值。\n参考图5，当希望不测试复位操作时，可以将高电平的值存储在 锁存器14内，从而使复位信号保持为无效，而不管扫描使能信号的 值如何。\n如图6所示，当希望测试复位信号的异步生成时，首先将低信 号值装入锁存器14，这就准备就绪。这个低信号值被阻止在复位信 号生成扫描链单元20的输出上出现，直到扫描使能信号也变低为止。 可以驱使扫描使能信号变低，而不考虑时钟信号的当前状态，因此， 有效的复位信号就在需要时以异步方式释放到受测试的电路部分。\n为了彻底测试复位的异步性质，扫描使能信号的低电平时间显 然必须不包括时钟信号CLK的上升缘，如图7所示。\n返回到图1，为了彻底测试复位操作，在测试复位信号之前，可 以对通过施加复位信号而被强制为预定复位值的各个锁存器12预先 装入与其预定复位信号值相反的信号值。这些设置值可以通过相关 的扫描单元链装入锁存器12。当所有的锁存器12都被适当装入值时， 就可以释放异步复位信号，而且，如果复位操作正确执行，则各个 锁存器12应该经历信号跃迁。此异步复位的正确操作可以通过捕获 和扫描出锁存器12内的新值以及指示来自微处理器8周边的值的其 它状态来进行验证。